ΣΔ fractional n pll 的优点是什么

superspy007 · 发表于 2013-3-29 09:42:25

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ΣΔ fractional n pll 比起普通的fractional n pll的优势是什么？
看到一些书上的解释但是不太明白，普通的fractional n会引入低频的噪声，比如我要n+1/4 分频，那么n分频3次，n+1分频1次就可以得到，这时引入了低频噪声。但是ΣΔ调制的话，不是一样需要这样分频才能得到需要的频率吗？

superspy007 · 发表于 2013-3-31 10:53:13

都没有人来吗

njhaycy · 发表于 2013-3-31 13:15:33

大致意思是ΣΔ能将低频噪声推至高频端，之后利用PLL中的LPF将其滤除

maverickrit · 发表于 2013-3-31 19:37:03

贴篇我们组一学长的文章，希望对楼主有帮助

Optimal SD Modulator Architectures for Fractional-x Frequency Synthesis.pdf (1.12 MB, 下载次数: 301 )

caxias · 发表于 2013-10-30 17:55:45

any more on 1-1-1 mash?

nareshreddy · 发表于 2013-11-7 01:32:03

bcbcbcvbcvbcbcvb

fwutsairlin · 发表于 2016-6-25 14:56:52

THANK YOU

luckybreeze123 · 发表于 2016-6-25 15:16:55

分数PLL 说到底就是需要实现一个分数的分频比，如何实现呢？如果是一般的累加器的话，分频比变化周期性很短，这样会引入很大的杂散，如果用SDM呢，则配合dither，可以形成一个周期性很长的伪周期的分频比，这样杂散性能会好，另外SDM对噪声有整形作用，高频大，低频小，经过环路压制后对PLL没啥影响了,当然环路带宽不能太大，否则在远端会有一定的影响的。

widlarfan · 发表于 2016-6-26 07:15:57

same as in delta sigma ADC.

luckybreeze123 · 发表于 2016-6-27 16:28:16

Delta sigma最大的有点就是noise shaping, 低频噪声搬移到高频处然后被PLL压制，所以对PLL噪声影响就小了。

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