请教DC约束的问题

rdl890208 · 发表于 2013-3-11 16:41:39

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初学者一枚，有个小白问题想请教各位。

如果输入信号A经过组合电路到达寄存器D端，输出信号Q经过组合电路到达输出pin脚B，怎么进行时序路径的set_input_delay和set_output_delay的约束呢？

如果描述得不对或者原则性理解错误也烦请大家指出，谢谢！

J7889 · 发表于 2013-3-11 19:12:16

我们是设半周期的，其他的不知道

pandafeeder · 发表于 2013-3-11 22:17:28

这个要看你当下约束的模块和该模块前后模块的时序要求了

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