最近小作：Verilog版的dpll

blue1025 · 发表于 2004-9-4 10:38:19

好东西,哈哈,谢谢了

volcasnow · 发表于 2004-9-7 10:44:04

请问版主：
k模计数器产生的进位/借位脉冲宽度为一个kclk周期；设脉冲加减计数器的工作时钟为idclk，idclk的时钟周期若是大于kclk的时钟周期，那么在idclk的边沿下，就有可能采不到进位/借位脉冲，因此不能进行正确的加减脉冲，导致产生错误的功能。如果idclk＝kclk，这个问题可以解决。但是在dpll芯片SN74LS297的datasheet中，kclk的典型值为50MHz，而idclk的典型值为35MHz。
请问版主这个问题怎么解决？
大家讨论讨论，谢谢！

guanfree · 发表于 2004-10-3 19:47:26

这个问题不知道可不可以这么理解：加减计数器只要不是漏过很多的进位/借位脉冲，就不会存在问题，最多是输出信号质量不好而以，不会产生错误的，因为漏过一个脉冲，实际上相当于对信号延迟处理一段时间。比如说，现在的信号占空比为70%，它会产生进位脉冲，如果能检测到这个信号，那处理结果就会使他占空比趋于50%，但如果检测不到这个信号，那占空比一直是70%，一直不停地发送进位脉冲，直到它被检测到

boris · 发表于 2004-12-14 10:38:00

有一篇关于数字锁相环的简单介绍，名字为“Notes on DPLL”。网上能搜索到。
文章中的锁相环经仿真验证可行。不过我在实际芯片中用的数字锁相环还有些不同，因为需要满足环路带宽要求、以及通带和阻带内的增益要求。
（好像我还无法上传附件？文件大小不到100k）

verilogxu · 发表于 2004-12-15 00:13:35

太好了，我对这个也很感兴趣啊，多谢楼主

pedestrian · 发表于 2004-12-16 12:19:33

danguo · 发表于 2004-12-17 10:53:40

我将整个程序在modelsim里面仿真了一下，是不能实现2倍频的，请斑竹，分析一下。主要是，datain和div4out信号与clk信号的关系，请简要说明一下！

les · 发表于 2004-12-21 11:34:18

非常有帮助,谢谢! 能否提供一个Testbench验证验证?

sunset · 发表于 2005-2-4 17:18:52

顶一下

CUIIUC · 发表于 2005-2-21 14:43:50

不错

账号		自动登录	找回密码
密码			注册

最近小作：Verilog版的dpll