最近小作：Verilog版的dpll

rwzh · 发表于 2007-1-18 17:12:15

如果仅对输入的时钟进行分频，希望得到较好的时钟信号, 那么数字锁相环就无能为力了吗？

huoju2008 · 发表于 2007-3-12 21:14:58

我要看看

herrlich · 发表于 2007-4-17 00:17:19

好东西是一定要顶的拉, 嘿嘿黑

herrlich · 发表于 2007-4-17 00:28:41

怎么还是不能下啊, 要回复多少篇才行呢

happybay · 发表于 2007-6-12 19:16:57

最近我也作了一个DPLL，参照版主的设计进行的！但是，仿真结果不对，ud呈周期性变化，分析认为是无法锁频！
我的中心频率为500Hz，Kclk为16KHZ，idclk为kclk的四分频，idcount输出后经四分频输出，结果相位ud呈周期性变化，在0~90度范围内变化！！！！
请楼主及各位高手帮助分析解决一下！

vfdff · 发表于 2007-6-19 16:41:12

经典，，，，，，，，，，

hnchentao · 发表于 2007-8-14 15:45:07

给我一份吧?大虾

email：hn_chen_tao@163.com

谢谢了

denap · 发表于 2007-8-14 21:51:42

Thanks for sharing!!

hnchentao · 发表于 2007-8-15 08:06:14

殷切盼望斑竹上传资料

smr1113 · 发表于 2007-9-15 09:34:51

好东西!

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