最近小作：Verilog版的dpll

jackzhang · 发表于 2003-9-9 15:48:14

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该贴子是管理员从<a href=forums.cgi?forum=5>ASIC/FPGA/CPLD 设计</a>转移过来的！

wuhaoem · 发表于 2003-9-13 11:24:15

好顶

kelvinbao · 发表于 2003-9-15 18:00:55

你好我对dpll 也很有兴趣可否把板主给你的一些资料给我一些万分感谢
我是新人请多多指教：）

woai100 · 发表于 2003-9-16 09:52:41

为什么不用
vhdl呢？

asing123 · 发表于 2003-9-24 16:51:43

谢谢 guanfree ，我也对dpll有兴趣，可是一直都找不到相关的程序，主要是脉冲增减部分不知怎么做，现在有个可以参考的程序了，谢谢

shuttle · 发表于 2003-9-28 09:06:19

谢谢，不错。我认真学习学习。

greycat · 发表于 2003-9-28 10:18:04

下面引用由guanfree在 2003/09/02 11:02am 发表的内容：
这个锁相环只能实现2倍频，即信号ud。

能不能给分析一下？

guanfree · 发表于 2003-9-28 13:05:29

由于我们的工作接近收尾，鉴定期马上就要来临，所以现在整天都忙于仿真和烧录，过一段时间再给大家作个解释吧。想给你一个不全的资料，但是由于文档太大（4。5M），这里放不下，等我忙完了眼前的工作再说吧。
to：kelvinbao ，资料已发，收好。
to：woai100 ，我目前还不会用VHDL。

guanfree · 发表于 2003-9-28 13:08:43

刚才忘发了，补发

luokeqiao · 发表于 2003-10-17 09:28:12

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