最近小作：Verilog版的dpll

daidai · 发表于 2005-3-25 10:48:54

支持~~~各位都很厉害,以后多多请教了

adbfl · 发表于 2005-4-14 00:54:42

好人，佩服

topjiang · 发表于 2005-5-27 09:40:43

不错

liujianxi · 发表于 2005-11-15 21:26:41

不错哟
我们都可以把自己的作品拿出来共享3，还要讨论，指出起优缺点，这样才能进步

houxiaomo · 发表于 2005-12-6 17:47:22

谢谢楼主的设计我收入到我的资料库里面了，好好的研究研究！

wjx197733 · 发表于 2005-12-16 10:36:52

斑竹开着个版真是太明智了这里的高人真是n多

ddxx · 发表于 2006-2-10 18:33:30

我也做了一个DPLL，框架与楼主一样，可以锁频，缺点捕捉带宽太小

ddxx · 发表于 2006-2-13 11:35:15

我对IDcounter作的改动
module IDcounter ( IDclk, nrst, inc, dec, IDout );
inputIDclk;
inputnrst;
inputinc;
inputdec;
outputIDout;
reg[ 1 : 0 ]currentstates, nextstates;
regtmp;
always @ ( posedge IDclk or negedge nrst )
if ( ~ nrst )
currentstates <= 0;
else
currentstates <= nextstates;
always @ ( currentstates or inc or dec )
casex ( { currentstates, inc, dec } )
4'b0000:nextstates <= 1;
4'b0011:nextstates <= 1;
4'b0010:nextstates <= 0;
4'b0001:nextstates <= 3;
4'b0100:nextstates <= 0;
4'b0111:nextstates <= 0;
4'b0110:nextstates <= 2;
4'b0101:nextstates <= 1;
4'b10xx:nextstates <= 0;
4'b11xx:nextstates <= 1;
default:nextstates <= 1;
endcase
always @ ( currentstates )
casex ( currentstates )
2'b00:tmp <= 0;
2'b01:tmp <= 1;
2'b10:tmp <= 0;
2'b11:tmp <= 1;
default:tmp <= 0;
endcase
assign IDout = ( ~ IDclk ) & tmp;
endmodule

zhoubao1 · 发表于 2006-5-9 23:37:35

非常感谢你

ctmars · 发表于 2007-1-1 20:23:19

谢谢了，好样的。正需要这个

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