在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 4866|回复: 7

[求助] 静态时序分析 setup holdup问题?

[复制链接]
发表于 2012-10-23 22:28:13 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
12.jpg

哪条路径最可能setup违例,哪条路径最可能holdup违例,并说明理由。
发表于 2012-10-23 23:07:49 | 显示全部楼层
ABCD里面延迟(包含IO 和clock delay)最大的最可能setup违例,最小的最可能holdup违例
 楼主| 发表于 2012-10-24 13:07:46 | 显示全部楼层
回复 2# 陈涛


    陈斑竹的回答貌似具有通用性啊。面试官问这个的时候,我还以为是问这四种路径有什么不同点。比如寄存器到寄存器之间组合逻辑消耗的时间决定了时钟的频率之类的,所以更有可能出现setup违例。

输入到输出的那条路径是怎么回事呢?那个没有时钟啊?
发表于 2012-10-24 13:54:32 | 显示全部楼层
本帖最后由 陈涛 于 2013-1-3 08:28 编辑

这个真是面试官出的问题?如果不附加其他条件的话,太2啦!

我想了许多可能,但是都可以找到反例,最后只能那么说,算是正确的,其实跟没说一样!
 楼主| 发表于 2012-10-24 15:21:43 | 显示全部楼层
回复 4# 陈涛


    恩。面试官也没告诉准确答案,貌似也很少有面试官会说答案的。所以下次要是再被问到同样问题,依旧是老样子。。。。。。
发表于 2012-12-31 16:54:30 | 显示全部楼层
脑筋急转弯
发表于 2013-1-3 08:31:20 | 显示全部楼层




    你只要加了input和output delay后,那条path依然会被timing到
发表于 2024-4-28 12:39:44 | 显示全部楼层
我的回答是要看SDC情况
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-25 10:24 , Processed in 0.026177 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表