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module voter(a,d,q); //velilog 语句 。表决器,当d=111,或a=1与d中的一个为1时,q为1
input [2:0]d; //程序报错,可以怎么改
input a;
output q;
always @(a,d)
begin
case({a,d})
00xx : q=0;
0xx0 : q=0;
0x0x : q=0;
x000 : q=0;
0111 : q=1;
1xx1 : q=1;
1x1x : q=1;
11xx : q=1;
x111 : q=1;
endcase
end
endmodule |
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