case 中可用x吗？

小钱 · 发表于 2012-10-23 17:58:34

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x

module voter(a,d,q); //velilog 语句。表决器，当d=111，或a=1与d中的一个为1时，q为1
input [2:0]d;  //程序报错，可以怎么改
input a;
output q;
always @(a,d)
begin
  case({a,d})
   00xx : q=0;
   0xx0 : q=0;
   0x0x : q=0;
   x000 : q=0;
   0111 : q=1;
   1xx1 : q=1;
   1x1x : q=1;
   11xx : q=1;
   x111 : q=1;
   endcase
end
endmodule

aaronzht · 发表于 2012-11-22 20:11:36

output q 申明 reg 型

orlye · 发表于 2012-11-22 20:53:50

三个问题：
1、数据应写成4'b00xx的格式
2、应该用casex
3、q应该声明成reg型

sunmonkey · 发表于 2012-11-22 22:01:41

学习了。

Timme · 发表于 2012-11-22 22:45:40

虽然这不是lz想要的答案。。。但事实是：case（非casex）条件可以有x，因为case是精确四态对比。

小钱 · 发表于 2012-11-25 11:34:54

回复 2# aaronzht
嗯嗯，问题解决了，我把CASE 换成了CASEX就可以用了

小钱 · 发表于 2012-11-25 11:35:51

回复 3# orlye
谢谢，谢谢，亲亲

orlye · 发表于 2012-11-26 09:10:01

回复 5# Timme

高手正解-v-

记错了，casex是忽略x，这里没特殊要求的话用case就行了。

hover99 · 发表于 2012-11-26 09:54:43

要用casez，不要用casex。

tjzcl · 发表于 2012-11-26 10:06:29

case就可以，条件列全就ok

[原创] case 中可用x吗？

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