时钟约束问题，求问

chenyueboy · 发表于 2012-8-18 15:07:53

您需要登录才可以下载或查看，没有账号？注册

x

有一个clk pin脚，会跑两个时钟20M，和70M。那么在时序约束时应该怎么写呢？
如果写70M，部分只会在20M工作下的路径时序分析不能通过。

Timme · 发表于 2012-8-18 15:17:17

看起来你这个20MHz像是DFT时钟？如果是的话可以用MultiMode + set_case_analysis，分别写两个SDC，用支持MMMC的综合/后端工具分别作收敛。

如果没有那么复杂的模式选择的话，对同一个脚分别create_clock -add两个时钟，再定义伪路径就可以了。

chenyueboy · 发表于 2012-8-18 15:25:51

回复 2# Timme

不是DFT的时钟。是项目中一个比较特别的需求。
只好用第二种时序约束方法，不过有可能false path可能比较多，
很麻烦。

wzyyzw11 · 发表于 2012-8-18 16:07:15

学习了。。。

Timme · 发表于 2012-8-18 17:42:23

回复 Timme

不是DFT的时钟。是项目中一个比较特别的需求。
只好用第二种时序约束方法，不过有可 ...
chenyueboy 发表于 2012-8-18 15:25

如果能方便的找到电路中控制模式的节点，还是可以用第一钟方法。

DFT就是第二种方法伪路径太多。。。

qwpsmile · 发表于 2012-8-19 23:45:30

楼主的意思，使用20M时钟和70M时钟的电路会同事工作？不可能吧。
这种case，我觉得单纯约束70M即可，没有问题。

benny46 · 发表于 2012-8-20 09:51:47

同意楼上的说法，全局用70M，然后个别模块用20M也可以，70M在xilinx器件上只要不是很不好的RTL，一般无压力，其他器件就不晓得了。

[求助] 时钟约束问题，求问