clock gating check 的问题

cangyufan · 发表于 2012-8-13 16:18:21

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

上图中，OR1，OR2，AND都为rtl中例化的逻辑门。sclk为源时钟，sclk_div为generated_clock。
问题：在DC时，OR1可以识别为clock gating，工具对OR1的A和B 脚check，而OR2则不识别，
请问为什么OR2不能识别为clock gating，如果让工具识别，应该如何修改？

chris_li · 发表于 2012-8-13 20:15:35

FF和逻辑门搭的分立Clock Gate 不多见啊，多是Latch和逻辑门搭的吧， libray中没有ICG吗？

toad · 发表于 2012-8-14 11:25:39

set_clock_gating_check

Syn2012 · 发表于 2012-8-14 22:41:40

不知道有没有在div分频reg后定义时钟呢？

xieqq · 发表于 2012-8-15 16:48:44

三楼正确

[原创] clock gating check 的问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2