关于DC中absolute time和clock uncertainty的概念问题

jiangdonghai · 发表于 2016-3-18 08:46:36

本帖最后由 jiangdonghai 于 2016-3-19 10:51 编辑

   我在DC2007 lab guide中看到一些概念不太理解，如“ The latest F3 data arrival time at the sel port is 1.4ns（absolute time）”中的absolute time是指什么？

   还有这么一句话“The maximum "input delay" (external) on ports A =clock period -clock uncertainty - delay of S - register setup time ”，其中delay of S指的是寄存器前组合逻辑的延时，我不理解的是为什么是减去clock uncertainty 而不是加。因为减的话留给前级设计的时间约束减少了，对自己的设计而言约束范围变大了；所以我觉得加上clock uncertainty更合适，给前级留多点时间，对自己约束严格些。

   不知道哪位大神能帮我解释一下？

巫师学徒 · 发表于 2016-3-21 20:01:46

required time=最小时钟减去建立时间。然后再反过来求input delay，不造对不对~
absolute time 不造呀~
楼主懂了教教呗

jiangdonghai · 发表于 2016-3-19 10:51:27

没人回答啊。。。。

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