DC中SRAM端口的setup time违例

gengweigg

请教各位大虾：
      小弟在综合的时候，SRAM的PIN的setup time的违例，让我无从下手。0.18的工艺，100M的频率。除了改RTL代码，大家平时都怎么解决呢？report如下：
      Point                                                   Incr       Path
  --------------------------------------------------------------------------
  clock CLKSCAN (rise edge)                               0.00       0.00
  clock network delay (ideal)                             0.00       0.00
  U_DSP/U_DSPCTR/Proc_cnt_reg_4_/CK (dfcrhq8)             0.00       0.00 r
  U_DSP/U_DSPCTR/Proc_cnt_reg_4_/Q (dfcrhq8)              0.48       0.48 f
  U_DSP/U_DSPCTR/U311/Y (inv0d32)                         0.14       0.61 r
  U_DSP/U_DSPCTR/U145/Y (or02d12)                         0.23       0.84 r
  U_DSP/U_DSPCTR/U302/Y (nd12d12)                         0.19       1.04 r
  U_DSP/U_DSPCTR/syn281/Y (nd03d12)                       0.17       1.21 f
  U_DSP/U_DSPCTR/U292/Y (xn02d8)                          0.32       1.53 r
  U_DSP/U_DSPCTR/Num_col[3] (DSP_CTRL)                    0.00       1.53 r
  U_DSP/Num_col[3] (DSP)                                  0.00       1.53 r
  U_ACC_TOP/Num_col[3] (ACC_TOP)                          0.00       1.53 r
  U_ACC_TOP/U831/Y (inv0d32)                              0.12       1.65 f
  U_ACC_TOP/U936/Y (ckinvd40)                             0.11       1.75 r
  U_ACC_TOP/U459/Y (or02d12)                              0.23       1.99 r
  U_ACC_TOP/U768/Y (or02d12)                              0.26       2.24 r
  U_ACC_TOP/U553/Y (buffd32)                              0.23       2.48 r
  U_ACC_TOP/U212/Y (nd12d12)                              0.18       2.66 r
  U_ACC_TOP/U297/Y (an03d12)                              0.23       2.90 r
  U_ACC_TOP/U464/Y (an02d12)                              0.18       3.08 r
  U_ACC_TOP/U536/Y (an03d12)                              0.25       3.33 r
  U_ACC_TOP/U210/Y (mid02d8)                              0.15       3.48 f
  U_ACC_TOP/Acc_mux_out[9] (ACC_TOP)                      0.00       3.48 f
  U_DSP/Rawdata[9] (DSP)                                  0.00       3.48 f
  U_DSP/U87/Y (buffd32)                                   0.20       3.68 f
  U_DSP/U_BASE/Rawdata[9] (BASE)                          0.00       3.68 f
  U_DSP/U_BASE/U2033/Y (ckinvd40)                         0.09       3.77 r
  U_DSP/U_BASE/U1991/Y (nr02d12)                          0.07       3.85 f
  U_DSP/U_BASE/U1601/Y (nr02d12)                          0.24       4.08 r
  U_DSP/U_BASE/U2003/Y (nd02d12)                          0.23       4.32 f
  U_DSP/U_BASE/add_648/B[6] (BASE_DW01_add_14_2)          0.00       4.32 f
  U_DSP/U_BASE/add_648/U0_2_6/Y (nr02d12)                 0.24       4.55 r
  U_DSP/U_BASE/add_648/U31/Y (buffd32)                    0.20       4.75 r
  U_DSP/U_BASE/add_648/U1_5_0_6/Y (nr02d12)               0.11       4.86 f
  U_DSP/U_BASE/add_648/U64/Y (an02d12)                    0.20       5.06 f
  U_DSP/U_BASE/add_648/U53/Y (nd02d12)                    0.17       5.24 r
  U_DSP/U_BASE/add_648/U73/Y (nd02d12)                    0.25       5.48 f
  U_DSP/U_BASE/add_648/U138/Y (aoi21d8)                   0.33       5.81 r
  U_DSP/U_BASE/add_648/U147/Y (xn02d8)                    0.29       6.10 r
  U_DSP/U_BASE/add_648/SUM[10] (BASE_DW01_add_14_2)       0.00       6.10 r
  U_DSP/U_BASE/U1917/Y (nd12d12)                          0.14       6.25 f
  U_DSP/U_BASE/U1211/Y (cknd02d16)                        0.17       6.42 r
  U_DSP/U_BASE/sub_308/B[10] (BASE_DW01_sub_14_2)         0.00       6.42 r
  U_DSP/U_BASE/sub_308/U0_0_10/Y (inv0d32)                0.11       6.53 f
  U_DSP/U_BASE/sub_308/U139/Y (nr02d12)                   0.20       6.73 r
  U_DSP/U_BASE/sub_308/U168/Y (nr02d12)                   0.09       6.82 f
  U_DSP/U_BASE/sub_308/U167/Y (nr02d12)                   0.20       7.01 r
  U_DSP/U_BASE/sub_308/U84/Y (nd02d12)                    0.15       7.16 f
  U_DSP/U_BASE/sub_308/U123/Y (inv0d24)                   0.12       7.28 r
  U_DSP/U_BASE/sub_308/U165/Y (oai21d8)                   0.16       7.44 f
  U_DSP/U_BASE/sub_308/U1_4_3_12/Y (aoi21d8)              0.21       7.66 r
  U_DSP/U_BASE/sub_308/U0_5_13/Y (ckxr02d16)              0.35       8.01 f
  U_DSP/U_BASE/sub_308/DIFF[13] (BASE_DW01_sub_14_2)      0.00       8.01 f
  U_DSP/U_BASE/U2013/Y (cknd02d16)                        0.13       8.14 r
  U_DSP/U_BASU_DSP/U_BASE/U1187/Y (buffd32)                          0.19       8.46 f
  U_DSP/U_BASE/U1000/Y (inv0d32)                          0.09       8.54 r
  U_DSP/U_BASE/U1127/Y (cknd02d16)                        0.14       8.69 f
  U_DSP/U_BASE/U1205/Y (cknd02d16)                        0.14       8.83 r
  U_DSP/U_BASE/U1215/Y (inv0d32)                          0.10       8.93 f
  U_DSP/U_BASE/lt_573/A[4] (BASE_DW01_cmp2_13_1)          0.00       8.93 f
  U_DSP/U_BASE/lt_573/U1_3_4/Y (inv0d24)                  0.11       9.04 r
  U_DSP/U_BASE/lt_573/U48/Y (nd02d12)                     0.11       9.14 f
  U_DSP/U_BASE/lt_573/U45/Y (oai21d8)                     0.33       9.47 r
  U_DSP/U_BASE/lt_573/U14/Y (aoi21d8)                     0.20       9.67 f
  U_DSP/U_BASE/lt_573/U36/Y (nd02d12)                     0.16       9.83 r
  U_DSP/U_BASE/lt_573/U21/Y (nd02d12)                     0.12       9.95 f
  U_DSP/U_BASE/lt_573/U6/Y (nd02d12)                      0.12      10.07 r
  U_DSP/U_BASE/lt_573/LT_LE (BASE_DW01_cmp2_13_1)         0.00      10.07 r
  U_DSP/U_BASE/U1133/Y (or02d12)                          0.19      10.26 r
  U_DSP/U_BASE/U1545/Y (nd03d12)                          0.21      10.47 f
  U_DSP/U_BASE/U1635/Y (ckinvd32)                         0.14      10.61 r
  U_DSP/U_BASE/U847/Y (nd02d12)                           0.12      10.73 f
  U_DSP/U_BASE/U1115/Y (nd02d12)                          0.14      10.88 r
  U_DSP/U_BASE/U1870/Y (nd02d12)                          0.19      11.07 f
  U_DSP/U_BASE/U2017/Y (cknd02d16)                        0.18      11.25 r
  U_DSP/U_BASE/U1943/Y (oai2m1d8)                         0.19      11.44 f
  U_DSP/U_BASE/U849/Y (nd03d12)                           0.23      11.66 r
  U_DSP/U_BASE/U751/Y (nd03d12)                           0.25      11.91 f
  U_DSP/U_BASE/U1664/Y (inv0d32)                          0.15      12.06 r
  U_DSP/U_BASE/U2007/Y (nd02d12)                          0.12      12.18 f
  U_DSP/U_BASE/U1542/Y (nr02d12)                          0.19      12.37 r
  U_DSP/U_BASE/U1941/Y (oai2m1d8)                         0.15      12.52 f
  U_DSP/U_BASE/U_BASEBUF/DIN[17] (RFSP256X20M4)           0.00      12.52 f
  data arrival time                                                 12.52
  clock CLK24 (rise edge)                                10.00      10.00
  clock network delay (ideal)                             0.00      10.00
  clock uncertainty                                      -0.30       9.70
  U_DSP/U_BASE/U_BASEBUF/CLK (RFSP256X20M4)               0.00       9.70 r
  library setup time                                     -0.31       9.39
  data required time                                                 9.39
  --------------------------------------------------------------------------
  data required time                                                 9.39
  data arrival time                                                -12.52
  --------------------------------------------------------------------------
  slack (VIOLATED)                                                  -3.13
   组合逻辑确实太多了些，不知有没通过sdc约束修正的可能？

陈涛

检查起点clk和终点clk是否合理
把FF靠近RAM

gengweigg

检查起点clk和终点clk是否合理
把FF靠近RAM
陈涛 发表于 2012-7-16 11:32

                               
登录/注册后可看大图

            感谢版主关注     还想请问下    用什么命令能把把FF靠近RAM

papertiger

这个除了改RTL，基本无解了。
你这种加法器+减法器+N个组合逻辑。
而且时钟间没有skew吗？
另外一个办法就是把sram clock 往后面移动3.2ns。

cadance

clk 不一样？？

gengweigg

CLKSCAN是CLK24的生成时钟   他们在时序上是有关系的

A1985

写代码的人是不是没考虑在输出打拍啊，使用RAM的大忌。

toad

级数太多了吧

hitten

1.这是综合时候的报告，确定时钟不需要过约吗？
2.前后两个时钟之间是分频关系，确定有没有做multicycle。如果有做，可以设置multicycle；如果没有，这样做真的必要吗？
3.高速设计，最好还是在memory前后直接寄存器打拍。
4.如果单单靠综合工具替你优化这么长的逻辑，满足时序，别想了，不可能的

何奎

调时钟吧；