FPGA设计的一些难题求解

bob_haohao · 发表于 2012-5-29 14:18:31

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在目前的FPGA设计中，大家都是怎么去处理外部接口问题、跨时钟域问题、多时钟综合问题以及超高速问题，前辈们做过这些设计的可否分享一下你们的设计解决方案，给我给启发。现在的FPGA设计要求越来越多了，设计师的增长已经快满足不了设计的要求了。还望有经验的大师给以解答和提示。

duan_dzj · 发表于 2012-5-29 15:52:47

问题太泛滥。我也不知道如何回答了。呵呵。
建议给一个具体问题来讨论比较好。比如设计一个什么接口或者设备了。

soul8 · 发表于 2012-5-30 00:56:44

恩，问的的确有些泛泛。建议你可以再了解深入些，然后可以问出更加具体的问题，这样，让大家回答起来，比较容易些，更具有针对性。毕竟有些东西不是一两句话能说清楚的，对吧？

bob_haohao · 发表于 2012-5-30 10:04:48

好的，我在把问题归结清楚一些，但感谢两位的支持，稍后还请你们继续参与和解答，我们一起讨论

Timme · 发表于 2012-5-30 23:32:29

用Altera软件的话，FPGA设计水平可分两个阶段：（Xilinx软件太差，不谈也罢）

1. 可写出完整的时序约束（SDC）文件。
2. 明白EDA软件自动算法的诸多不足之处，懂得手动干预。

依LZ的问题来看，还是先学习一下怎样将时序约束写完整。这个最快的方法就是玩转一下Timequest的图形界面，该软件相当友好比看书什么的好懂得多。

wufuwei · 发表于 2012-5-31 09:03:17

不懂哦

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