时钟设置的问题

孤月飞星 · 发表于 2012-4-9 17:47:31

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刚开始做DC，有个问题搞明白，请教一下牛人。做DC时需要设置时钟，这个时钟周期和我们testbench中的时钟激励有什么关系吗？他们可以设置的不一样吗？比如我在综合时设置时钟周期是20. 我在写testbench时设置时钟是30。这样可以吗？

otogyg · 发表于 2012-4-9 18:44:01

回复 1# 孤月飞星

没怎么明白你的意思。

DC中的时钟要按实际中用到的时钟设置，考虑到实际的应用环境，周期可以适当减小，总之越接近实际越好了。

hnulht789 · 发表于 2012-4-9 18:45:51

综合时钟当然就是你所设计的电路想让他工作的时钟,比如片子要求500MHz，主时钟就是2ns,当然异步时钟，生成时钟，特殊电路时钟等另当别论，仿真时testbench中的时钟如果不带延时信息，不一定就要设2ns，因为只是逻辑关系的仿真

孤月飞星 · 发表于 2012-4-9 19:46:10

哦，明白了

gordon_m · 发表于 2012-4-9 22:29:55

DC设成你要的真实时钟+余量

仿真可以设成不一样,RTL没有timing信息.

但是最好设成一样的,因为有的情况,如果设的跟实际不一样,有些问题会查不出来.

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