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查看: 11923|回复: 26

[求助] tetramax sim patterns problem

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发表于 2012-4-5 17:23:48 | 显示全部楼层 |阅读模式

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大家好

是这样,我每次用DFT后的netlist产生pattern,然后进行pattern的仿真,就不会出现mismatch的情况。


可是当我用pr出来的netlist做相同的工作的时候就会出现mismatch。


有哪位大侠,知道这大概是哪方面的问题。是tetramax的脚本需要设置什么变量吗?


求解答。

先谢过了。
发表于 2012-4-5 18:40:53 | 显示全部楼层
tetramax这块很麻烦的.

你就用DFT之后的netlist产生pattern,

然后用这些pattern一起生成的verilog文件+P&R之后的netlist + 提取的sdf做仿真pass就好了.

并行case和串行case都必须要pass.

tetramax生成pattern的时候,没有用到timing信息,问题应该出在这里,但是没有时间去仔细研究过.
 楼主| 发表于 2012-4-5 21:50:20 | 显示全部楼层
回复 2# gordon_m


    非常感谢!

现在我是追到问题了,是某个scan cell 的 si 与 so 同时变化。

结果就是相当与把这个cell给bypass掉了。


不知道是怎么出的问题,怀疑是仿真工具的问题。
发表于 2012-4-9 16:23:50 | 显示全部楼层
请问下大侠,2011.09-sp3的write_patterns命令中-format去掉了支持verilog格式的文件了,请问生成.v格式的patterns该如何写脚本命令???以前的版本可以直接用write_patterns -format verilog_table就可以,现在不支持了~~
 楼主| 发表于 2012-4-9 16:34:57 | 显示全部楼层
回复 4# clean_water


    没用过.v格式的,我都是用的stil的。
发表于 2012-4-9 16:47:26 | 显示全部楼层
回复 5# otogyg


    现在是需要tmax生成的.v做testbench去仿真pt出来的top.v,也就是做个后仿吧,唉,纠结啊!~不知道.v格式的怎么去生成,大侠用的是什么版本啊????
发表于 2012-4-9 17:39:09 | 显示全部楼层
stil2verilog
发表于 2012-4-9 17:40:03 | 显示全部楼层
stil2verilog
发表于 2012-4-9 18:09:37 | 显示全部楼层
回复 8# iyama


    谢谢了,多了个新的命令,write_testbench,它可以将stil转化成verilog形式的 ,但是tetramax显示license无这个feature,头疼,license不够霸气~~~
 楼主| 发表于 2012-4-9 18:29:32 | 显示全部楼层
回复 9# clean_water


   我用的 2011  09  sp2

    stil也可以用来后仿吧。。
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