门控时钟的问题

wlyj000 · 发表于 2012-3-17 11:39:48

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假如我想使用门控时钟的结构，那我该在哪一步中实现呢？就是说综合生成网表后，要布局布线，那门控时钟的电路结构在什么时候插入到生成的电路里，怎么插入？谢谢各位大神

magic14 · 发表于 2012-3-19 22:43:36

在DC里面，先
set_clock_gating_style

然后read_verilog读入设计

create_clock

然后 insert_clock_gating

compile 就行了

wlyj000 · 发表于 2012-3-20 13:19:17

回复 3# magic14

谢谢，明白了

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