在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 6877|回复: 12

[求助] FPGA的关键路径时序约束

[复制链接]
发表于 2012-2-16 23:55:54 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
FPGA关键路径不满足时序要求,通过时序分析发现,主要是布线延时引起的。怎样对这一路径进行约束,以满足时序要求
发表于 2012-2-17 06:16:10 | 显示全部楼层
If the FPGA is a device of Xilinx, Use FPGA editor to check if the placement is reasonable or not.
Place a region constraint for the enclosing module instantiation.
发表于 2012-2-17 08:00:13 | 显示全部楼层
如果是altera  尝试 更改 随机种子的值
发表于 2012-2-17 08:12:13 | 显示全部楼层
altera用时序分析仪  哪里可以设置约束的
发表于 2012-2-21 17:20:09 | 显示全部楼层
同问,这些讨论才是精华!
发表于 2012-2-21 22:23:54 | 显示全部楼层
有没有针对关键路径,加以必要的timing constraint命令?
发表于 2012-2-21 23:19:20 | 显示全部楼层
学习了,知道怎么分析了
发表于 2012-2-22 12:20:17 | 显示全部楼层
主要是看你的关键路径在什么位置。

如果关键路径从source 到 destination都是在同一个时钟域。那对于这条路径的约束主要是period约束。这样,如果你的设计没有满足时序,那没有办法,只能修改你的设计,把组合逻辑拆开,中间用时钟打几拍。

如果关键路径是跨时钟域的,那分情况了。首先肯定是fifo,需要明白,fifo的 data path是不需要约束的,要设成false,告诉工具,不要去分析这条路径。然后就是其他的跨时钟域的信号,设置多周期约束或者直接用timing ignore设成fase忽略掉都可以。

具体问题要具体分析,多碰到几次就熟悉了。当然最主要的还是用xilinx的xplorer去反复跑,寻求一个最优的结果。
发表于 2012-3-5 13:45:48 | 显示全部楼层
感觉还是xilinx的约束环境好
发表于 2012-3-21 01:45:37 | 显示全部楼层
用SMART EXPORLER吧。如果是4核8线程的CPU,别浪费CPU了
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-23 10:20 , Processed in 0.028141 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表