FPGA的关键路径时序约束

hean281 · 发表于 2012-2-16 23:55:54

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FPGA关键路径不满足时序要求，通过时序分析发现，主要是布线延时引起的。怎样对这一路径进行约束，以满足时序要求

davidlee_cosmo · 发表于 2012-2-17 06:16:10

If the FPGA is a device of Xilinx, Use FPGA editor to check if the placement is reasonable or not.
Place a region constraint for the enclosing module instantiation.

h646598660 · 发表于 2012-2-17 08:00:13

如果是altera 尝试更改随机种子的值

feng0305010303 · 发表于 2012-2-17 08:12:13

altera用时序分析仪哪里可以设置约束的

xaaa001 · 发表于 2012-2-21 17:20:09

同问，这些讨论才是精华！

supercainiao · 发表于 2012-2-21 22:23:54

有没有针对关键路径，加以必要的timing constraint命令？

qw001 · 发表于 2012-2-21 23:19:20

学习了，知道怎么分析了

catcat_2 · 发表于 2012-2-22 12:20:17

主要是看你的关键路径在什么位置。

如果关键路径从source 到 destination都是在同一个时钟域。那对于这条路径的约束主要是period约束。这样，如果你的设计没有满足时序，那没有办法，只能修改你的设计，把组合逻辑拆开，中间用时钟打几拍。

如果关键路径是跨时钟域的，那分情况了。首先肯定是fifo，需要明白，fifo的 data path是不需要约束的，要设成false，告诉工具，不要去分析这条路径。然后就是其他的跨时钟域的信号，设置多周期约束或者直接用timing ignore设成fase忽略掉都可以。

具体问题要具体分析，多碰到几次就熟悉了。当然最主要的还是用xilinx的xplorer去反复跑，寻求一个最优的结果。

frinos · 发表于 2012-3-5 13:45:48

感觉还是xilinx的约束环境好

jokeshe · 发表于 2012-3-21 01:45:37

用SMART EXPORLER吧。如果是4核8线程的CPU，别浪费CPU了

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