在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
12
返回列表 发新帖
楼主: hean281

[求助] FPGA的关键路径时序约束

[复制链接]
发表于 2012-3-24 20:03:18 | 显示全部楼层
如果是组合逻辑引起的,多打几个时钟节拍
发表于 2012-3-26 15:18:50 | 显示全部楼层
首先你用report_timing 命令让工具报出整个路径的信息,看看是哪些地方的延迟过大,如果slack在时钟周期的一定范围内(个人经验5%) 在范围能可以针对延迟较大的修改布线CELL进行修改, 如果违例过大就建议楼主在路径上面在加入一级的DFF。应该就可以解决了
发表于 2012-3-26 20:25:01 | 显示全部楼层
用过Synplify做综合,感觉Synplify的约束比Altera或Xilinx的工具方便些
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-6 12:36 , Processed in 0.014450 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表