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[求助] 如何微调时钟latency来提高频率

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发表于 2012-2-7 09:07:11 | 显示全部楼层 |阅读模式

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在Signoff阶段,PT报出来几十条时序违反,违反值在-0~-0.05之间。
如果在违反的endpoint的CK端直接加一buffer,会引起从这个CK端发起的路径的时序违反。
也就是useful skew可调整的值很小,怎样在CK端加一个小于0.05的delay?
发表于 2012-2-7 22:45:42 | 显示全部楼层
或是用dummy load..
发表于 2012-2-8 00:42:21 | 显示全部楼层
如果可以增加或减少data path的延迟,最好调整data path
实在做不了,或者data path太多时,再动clock path,楼上几位说的方法都很好,sizeup,sizedown,加dummy buffer,或者延长clock wire
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