用Modelsim仿真VHDL代码，force和noforce/release怎么使用

xiao@ping · 发表于 2011-12-30 12:07:45

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用Modelsim仿真VHDL写的处理器，要对处理器进行故障注入，使某个内部信号进行翻转，持续一段时间后，取消作用，用Modelsim仿真命令怎么实现啊？

王皓 · 发表于 2015-11-24 20:47:43

这个问题你怎么解决的谢谢你

点灯小能手 · 发表于 2024-12-18 14:34:40

所以大佬解决了吗，我也是遇到了这个问题，vcs中在testbench中的always块中对设计中的reg型变量使用force赋值，但是release之后，reg的值不能被设计的逻辑赋值，这是为什么，求教

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