如何对这种类型的信号进行时序约束

speedUp

lck不是由bck产生的，而且只是偶尔变高一下，请问该如何对其（syn_lck）进行时序约束呢？
always @(posedge clk or negedge rstb)
beign
  if (!rstb)  syn_lck <= 1'b0;
  else  syn_lck <= lck;
end
always @(posedge syn_lck or negedge rstb)
begin
  ......
end

jack888518

这不是系统同步设计...
楼下回答~

lhy217

约束为clk的衍生时钟吧。

bunengwang

这什么意思呀，这代码要做的事情没有看懂了。

shuli124

这种design不好。

speedUp

回复 2# jack888518
您好！这的确不是同步设计，如果是同步设计，应该是
always @(posedge clk or negedge rstb)
beign
  if (!rstb)  syn_lck <= 1'b0;
  else  syn_lck <= lck;
end
always @(posedge clk or negedge rstb)
begin
  if (!rstb)  ...
  else if (syn_lck==1'b1)  ...
end

speedUp

回复 3# lhy217
您好！那时钟频率是否也约束为与clk一样呢？

speedUp

回复 4# bunengwang
代码的意思是，也用lck来做时钟。

shiyinjita

回复 6# speedUp


    我现在有点不明白了，采用你这种同步方法，那么综合出来的是锁存器吧？ 如果采用楼主的方法，那么综合出来的还是触发器，并且时钟频率为低 ？为什么综合出来的锁存器效果要比触发器要好呢？？难道是时钟抖动的原因吗啊？

speedUp

回复 9# shiyinjita
您好！综合出来应该是带使能的D触发器。