如何对这种类型的信号进行时序约束

erizen · 发表于 2011-12-22 22:28:18

典型的门控时钟，这种情况在实际中是要尽量避免的

shiyinjita · 发表于 2011-12-22 22:30:26

回复 11# erizen

不一定的，看实际需要，如果分频的信号直接控制外部，我觉得可以这样使用，如果还在进行FPGA控制。

shiyinjita · 发表于 2011-12-22 22:31:59

回复 1# speedUp

我泡泡综合，我还是觉得综合出来的是锁存器的

erizen · 发表于 2011-12-22 22:34:49

典型的门控时钟，这种情况在实际中是要尽量避免的

remnant · 发表于 2011-12-23 10:19:03

综合出来不会是latch。
这种写法相对同步设计来说是“不好”的并且是“不推荐的”。
不过，对于异步的系统，也没啥。
综合的时候，如果syn_lck只是驱动这一个dff的clk pin，则不约束它，让综合器自己去处理。
如果syn_lck后级有n多dff需要它驱动，形成high fanout网络，那么需要设定ideal_network，
然后交给后端处理。

speedUp · 发表于 2011-12-28 08:32:55

回复 15# remnant
您好！请问如何约束为ideal_network，我用的是Quartus II自带的TimeQuest Timing Analyzer。

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