【DC】自底向上如何做

283979845 · 发表于 2011-12-16 10:16:40

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本帖最后由陈涛于 2011-12-16 12:57 编辑

我在做一个有多个子模块构成的设计，所以我想先做子模块的DC，再跑顶层模块，让它只要link之前的DC结果就行了。可是我不知道他应该怎么调用？
本来是想把子模块DC结果用write -format db输出为db加到link lib里，但他报错：db format is no longer supported。我还试了一下write_lib，结果不出所料的不行。。求教各路前辈，这个该如何做？

283979845 · 发表于 2011-12-16 10:53:57

我刚才才注意到ddc文件的，将它加入到link library里，可以link了。但是，write_environment报错了，说不能读取ddc。但write_environment默认输出target lib，为什么会扯到link lib里的ddc呢？

sikanglu · 发表于 2011-12-16 11:30:30

这个很简单的，你综合之后的单元，到处verilog网表就可以了。
对综合后的module，set dont touch属性。
这个是DC recommended try

hujs · 发表于 2011-12-16 17:31:47

应该将sub block的netlist读入，做下link就行了吧

icfbicfb · 发表于 2011-12-16 18:02:59

子模块先综合，出子模块ddc，
然后top read_ddc 子模块的ddc，然后再compile，

dont touch设下

283979845 · 发表于 2011-12-16 18:41:59

回复 5# icfbicfb

已经用了ddc了，大概看的资料比较老，都用的db格式。发完贴之后才想到ddc作为与db功能相同的格式，应该可以用，就用ddc了。
但是，write_environment报错，说不能读取ddc。但write_environment默认输出target lib，为什么会扯到link lib里的ddc呢。。显得这版本有点不一致，它不支持输出db，但像write_environment这些命令还不能认ddc。。我只能给它no_lib了。