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[资料] verilog代码共享--乘法器无延时

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发表于 2011-11-22 21:50:14 | 显示全部楼层 |阅读模式

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本帖最后由 sdwsh 于 2011-11-24 23:30 编辑

module mult_8b_for(
    a, b, q
    );
   
  parameter bsize = 8;
  input  [bsize-1 : 0] a, b;
  output [2*bsize-1 : 0] q;
   
  reg [2*bsize-1 : 0] q, a_t;
  reg [bsize-1 : 0] b_t;
  reg [bsize-1 : 0] cnt;
   
  always @(a or b) begin
     q = 0;
   a_t = {{bsize{0}},a};
   b_t = b;
   cnt = bsize;
   
   for(cnt = bsize; cnt>0; cnt = cnt-1)begin
       if (b_t[0]) begin
       q = q + a_t;     
    end
    else begin
       q = q;
    end
    a_t = a_t << 1;
    b_t = b_t >> 1;  
   end
  end
endmodule

仿真截图

仿真截图
发表于 2011-11-26 22:58:50 | 显示全部楼层
大哥,这代码能用吗?
干嘛不直接写成a=b*c呢?
发表于 2011-11-30 21:45:48 | 显示全部楼层
典型的软件编程思想。
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