请教做pll的牛人们关于锁相环锁定的问题

xhseu · 发表于 2011-10-7 23:13:56

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我设计了一个pll，kvco=50MHz/v,fc=100kHz,仿出来控制线的电压波形如图，为什么电压在低电平会停留20us才会往上升？设计的锁定时电压为1V，请问是哪个模块没设计好呢？控制线.jpg

shadow_cuk · 发表于 2011-10-26 16:20:33

关注这个问题，面试被人问到，面试官讲这是cycle slip，可我也没弄明白

fogworld · 发表于 2011-10-26 21:26:08

输入时钟周期是10us，20us的时候控制电压上拉，说明这个时候chargepump开始工作了。你可以设计一个启动电路，在启动前将控制电压初始化到1V左右。

jfyan · 发表于 2011-10-27 09:30:28

PLL 有点像两个齿轮,一个小的带动大的,起初的时候,小的转的很快,大轮子没跟上,就是有点像打滑一样,但是慢慢的,大的就就跟上,两个轮子齿轮咬的很紧密....所以,没跟上的那段就是类似cycle skiping 或者cyle slips.

buckaroo · 发表于 2011-10-27 16:59:30

这不是cycle slip，cycle slip是指reference 和 divider output的相位差大于2pi，但是在PFD里面，它的极性始终是对的，只是gain变小了。而这个地方的初始情况不是这样，这里的初始情况极性都反了。
所以，这仅仅是初始相位不一致的问题。这个地方也是一个可以出彩的地方（做点改动可以让PLL lock得更快），赫赫。

bn0925 · 发表于 2011-10-27 17:00:09

楼上的讲的很形象

shadow_cuk · 发表于 2011-10-28 21:53:48

回复 5# buckaroo

谢谢你的解答，有几点我没有明白。第一，你讲到PFD的极性始终是对的，只是增益变小了，不懂。第二，我在仿真中也碰到类似的问题，由于PFD既鉴频又鉴相，在初始时刻，参考频率与反馈频率差得蛮多的，但是由于反馈信号的相位比参考信号超前，反倒使vtune端先往下走，然后又拉平，然后又往下又拉平。。。直到渐渐的两者相位差不多了才开始真正意义上的鉴频，也就是lz图中20u之后的状况了，这种现象的确叫cycle slip，具体可见附件第37页的图例

PLL_tutorial_slides.pdf (4.24 MB, 下载次数: 1444 )

woodkey · 发表于 2011-10-31 09:51:12

似乎也遇到这个问题，前10us左右，控制电压Vc一直在变，但输出频率不变；10us以后突然频率改变；
不知道是什么回事，请高人指点...

semico_ljj · 发表于 2011-10-31 10:42:54

近来学习一下。。。

jinlilijin · 发表于 2011-11-26 12:15:44

那是仿真软件的事，VCO如果用verilog-a写的建模语言就不存在这个问题，
如果是搭的VCO，必须有一个阶跃信号。
实际当中不会出现上述问题，
另外周期滑步的问题仔细看国半那本书，上面说的都不对

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