请教做pll的牛人们关于锁相环锁定的问题

shikaicool · 发表于 2011-12-1 19:50:05

thanks

ljcfcb · 发表于 2011-12-2 13:44:27

学习一下！

crown911 · 发表于 2011-12-9 15:44:08

都是牛人啊~仰视之~

fishbone53 · 发表于 2012-4-30 20:02:43

奇怪现在回帖为什么要审核了？是论坛修改了，还是用公司网络的原因？

daodai · 发表于 2012-10-11 14:16:51

是用AFC的话是不会出现这个问题的

ygchen2 · 发表于 2012-10-11 20:24:05

我设计了一个pll，kvco=50MHz/v,fc=100kHz,仿出来控制线的电压波形如图，为什么电压在低电平会停留20us才会 ...
xhseu 发表于 2011-10-7 23:13

登录/注册后可看大图

把参考时钟和反馈时钟一起画出来，才好判断是咋回事。

griffinseu · 发表于 2012-10-12 10:05:23

学习，学习。

aleer · 发表于 2013-7-10 13:38:23

学习了，不错~

zuohgjian · 发表于 2013-7-11 19:48:35

回复 10# jinlilijin
哪本书呀，推荐一下，谢谢

暴君 · 发表于 2013-7-12 09:54:58

这种多数是PFD的问题~ 但是你给的数据太少了~没法定位的~
请详细说一下你的设计结构~尤其是Fref一定要说清楚~
另外你的仿真中ref怎么给激励的~初始相位是多少？
另外这不是滑步的问题~滑步时Vc是波动的~如果你参考真是50K的话~也不会只滑1个周期~就进入线性

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