有高手会calibre中的black box吗

大飞 · 发表于 2011-7-28 12:03:30

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想让calibre lvs和rcx时把一个cell整个提取，不进入cell的里层，有哪位做过吗？请教大牛，谢谢~~

大飞 · 发表于 2011-7-28 12:08:19

本帖最后由大飞于 2011-7-28 12:09 编辑

现在的情况是这样的，比如一个叫tcell的单元，我在lvs的rule文件中添加了

LVS BOX tcell

lvs时，layout的网表中确实把tcell提出来了，显示

X0 3 4 tcell $T= ....

但是在原理图生成的网表中却没有这个元件。有哪位知道问题在哪儿吗，求指导

cxl666 · 发表于 2011-7-28 18:27:42

无非就是想做空的cell吗？只要在SUBCKT中加入几个pin,无需内部transistor。电路的网表不知是你cdl导出的还是calibre lvs export的。空文件还是建议用calibre lvs。

大飞 · 发表于 2011-7-28 19:12:18

回复 3# cxl666

是自己做的电感，希望lvs和rcx时只提取cell的引脚连接，不提内部的rc，当成black box。后仿的时候该cell有spectre模型，所以希望直接当cell提出来就好了。电路的网表是calibre export from schematic

cxl666 · 发表于 2011-7-28 20:00:14

那在电路中那个电感可以做个symbol，calibre export from schematic应该能提出才对，然后在网表中删除里面的内容，只留下subckt如我上条帖子说的。layout中可以在lvs规则中修改处理（比如加屏蔽层（让提取参数提不出金属的RC））。

dqyang · 发表于 2011-7-28 20:13:11

学习学习

huafeng0122 · 发表于 2011-7-29 09:57:17

看了这个文档就可以了。

大飞 · 发表于 2011-7-29 12:19:05

回复 7# huafeng0122

很有用的教程，谢谢啦

guozhuoqi · 发表于 2011-7-29 13:45:52

很好的教程，学习了！

tiantangcobra · 发表于 2011-7-29 13:50:53

现在的情况是这样的，比如一个叫tcell的单元，我在lvs的rule文件中添加了

LVS BOX tcell

lvs时，lay ...
大飞发表于 2011-7-28 12:08

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你好像写错了，LVS BOX的语法是"LVS BOX [layout_name] [schematic_name]",希望对你有帮助。

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