求指教：dc综合时的两个问题

eda—wdy

一、互连线的模型为什么是undefined？我已经设定了wire_load_Model和wire_load_mode了
Combinational area:            1915991.316830
Buf/Inv area:                   432470.302639
Noncombinational area:         4642823.357407
Macro/Black Box area:                0.000000
Net Interconnect area:      undefined  (Wire load has zero net area)

Total cell area:               6558814.674236
Total area:                 undefined

二、check_timing 出现unconstrained_endpoints...应该怎么debug？如果直接进行compile有什么问题不？
Warning: The following end-points are not constrained for maximum delay.

End point
---------------
or1200_cpu/or1200_genpc/pcreg_reg[28]/RN
or1200_cpu/or1200_genpc/pcreg_reg[29]/RN
or1200_cpu/or1200_genpc/pcreg_reg[30]/RN
or1200_cpu/or1200_genpc/pcreg_reg[31]/RN

yangyuf1

1): 设置了wire_load_model and wire_load_mode会影响delay的计算。但是统计wire的面积没有意思，因为在综合的阶段，wire的面积是非常不准的（根本没有计算怎么走线）。所以通常在*.lib里面，都把wire的面积设置为0 （其实report已经提示你了：Wire load has zero net area）.这个你可以用vi 打开*.lib看。

2): 看上去像没有设置reset线跟clock的关系。这个可以自己找到这个寄存器reset的源（reset input PIN等），看看有没有设置reset源跟clock的关系。比如：set_input_delay.

eda—wdy

回复 2# yangyuf1

好的,关于第二个你的意思是复位信号也要设置set_input_delay?我以为不用设置的，忘了在哪看到reset是hign fanout信号，不用设置set_input_delay

oldyounger

yangyuf1 发表于 2016-5-25 12:29
1): 设置了wire_load_model and wire_load_mode会影响delay的计算。但是统计wire的面积没有意思，因为在综 ...

16 年就有这么厉害的大佬了~

杨先生啊

yangyuf1 发表于 2016-5-25 12:29
1): 设置了wire_load_model and wire_load_mode会影响delay的计算。但是统计wire的面积没有意思，因为在综 ...

感谢大佬