如何防止综合被优化

110500623 · 发表于 2011-7-21 10:56:59

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用ISE综合，在代码中有些寄存器在自己module里有用到，没有拉到输出口，用chipscope抓取时抓不到，综合时被优化掉了，请问有什么综合约束语句可以防止被优化掉吗？

Lawee · 发表于 2011-7-21 13:44:41

keep preserve之类的

newliujian · 发表于 2011-7-21 14:16:00

1、做一个无用的逻辑，和那么信号产生逻辑关系，引到IO或其他接口
2、加上工具可以识别的语言，禁止被优化

xcb2002 · 发表于 2011-7-21 23:31:07

综合里有个选项，意思是“保持层级”之类的，把它勾上

lailee · 发表于 2011-7-21 23:40:46

如果是内部寄存器的话，（*keep=“yes”*）放在reg前面；如果是输入输出，如3#所说，用assign语句进行连接，然后加（*keep=“yes”*），这个边试边领悟。

我将真事隐去 · 发表于 2011-7-22 09:53:19

尽量用时序逻辑，避免组合逻辑，还有：有可能不是被优化掉了，是被修改名称了，找找相关的或许能够找到

zhunh · 发表于 2011-7-23 23:59:11

确实是有可能被优化的，有些不用的寄存器可能被化为，DC中有一个命令可以阻止执行这种优化，具体命令忘了，一般综合时都是需要加上这个命令的，否则被优化的网表和RTL做FORMALITY通不过，

diyangguang · 发表于 2015-1-19 19:44:55

学习了

shashabiaoge · 发表于 2015-1-27 11:25:50

通常都是拿几个寄存器打拍接到module的port上去

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