为什么电源线上的ESD 不希望有太低的holding voltage？

zhujihan · 发表于 2011-7-16 17:47:36

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从一些paper上看到。作为IO口的ESD强snap back特性以及较小的holding电压有利于降低esd触发时在器件上的功耗，但是在电压线上，一个低于电源电压的holding voltage会导致latch up或者latch up like的问题。
这里我就不清楚了，“低于电源电压的holding voltage会导致latch up或者latch up like的问题。”具体指的是什么？

有哪位大哥可以帮我解释下吗？

另外，我看到很多ESD结构mos管g s之间挂个电阻，说是可以调整snap back电压。
我知道加了电阻mos管在发生esd的时候会提前开启，通过沟道泄流
但是要发生snap back始终都是要达到漏体pn结的击穿电压，继而触发寄生晶体管才行的。所以这个snap back电压应该没有变化才对。
除非，mos开启是沟道足够大，直接通过沟道可以泄放掉全部esd能量。
你们说呢？

永远不加班 · 发表于 2011-7-16 20:14:47

当电源电压高于ESD hold电压而低于trig电压时，首先就是会漏电。其次就是I/O的电源一般都有尖刺的。尖刺电压容易使ＥＳＤ　trig. 所以ESD的holding电压必须大于电源电压。

Nmos发生snapback的电压在gate电压不同时会有变化。所以gate电阻能够微调trig电压。

zhujihan · 发表于 2011-7-16 21:28:59

回复 2# 永远不加班

谢谢回复

另外
当电源电压高于ESD hold电压而低于trig电压时，首先就是会漏电……

没有trig也会漏电？

zhukh · 发表于 2011-7-18 09:11:20

本帖最后由 zhukh 于 2011-7-18 09:16 编辑

静态的Latch-up测试分为V-type(对于电源)和I-type(对于IO)两种,电源上的过压测试(V-type)有可能触发ESD器件，一旦ESD器件被触发将电压clamp到较低的电位，芯片从外加电压源吸入电流可能将芯片烧毁。所以电源上的ESD器件的维持电压一定要高于工作电压。对于IO的测试是source或者sink100mA的电流，只要其维持电流足够高，器件就不会被触发

MOS结构的GS之间加电阻的目的是此电阻与GD之间的寄生电容形成RC耦合效应，MOS泄放ESD电流有两条路径，一条路径通过寄生BJT从bulk流过，另一条路径是通过MOS管的沟道电流，RC耦合能couple一定电压到栅极，使得沟道形成，部分电路趋于表面流过，从而降低触发电压。至于snapback电压从多少降低到多少，需要TLP测试得到IV曲线比较，如果RC耦合占主导地位，那么会看不到snapback现象，需要知道RC耦合的器件触发电压是多少

zhujihan · 发表于 2011-7-18 23:50:39

回复 4# zhukh

非常感谢。答得太全面了。

我对latch up 测试还不了解，回头自个搜索下^_^

zhujihan · 发表于 2011-7-19 00:52:09

回复 4# zhukh

"对于IO的测试是source或者sink100mA的电流，只要其维持电流足够高，器件就不会被触发"

维持电流指的是snapback中的It2？

“IO口source sink大电流不会引发芯片内部latch up，是因为IO口的esd保护将电流泄掉了。”这样说对吗？

zhukh · 发表于 2011-7-19 14:33:48

本帖最后由 zhukh 于 2011-7-19 14:35 编辑

回复 7# zhujihan

维持电流是Ihold, 也就是第一次snapback回来后的那点，It2是热击穿电流，对应的是第二次snapback的那点（对于breakdown的器件来说）或者leakage陡然增大的那点。

这样说不对。
基于breakdown来泄放ESD电流的器件有snapback的特性，从I-V plot可以看出，从器件触发到维持的这个过程很快，意味着器件从触发电流突变到维持电流的过程也很快，这两个电流不是一个数量级的。如果将器件的维持电流设计得相对合理，比如说200mA，那么在Latch-up测试中，即使灌入100mA的电流，也不会将ESD器件误触发。若设计ESD器件的时候Ih电流设计得比较低，比如说50mA，维持电压也没注意，比如低于高电平的最低值，那么在LU测试中，100mA的电流会将ESD器件触发，导致IO那端的电压拉低，IO的电平改变很可能会使得电源电流发生较大的变化，潜在Latchup的危险。

没有图，不知是否说清楚。

zikelee · 发表于 2011-7-19 15:27:27

借贴向zhukh请教，那就是说，LATCH-UP测试的目的是看sink100mA电流，看ESD是否trig，如果trig拉低I/O，那就是发生latch-up，对吗？

BackEnd_CL · 发表于 2011-7-19 16:19:20

好帖，先顶！
如果hold电压低于电源电压，那就真的“hold”住了，导致电源到地的持续大电流。

zhukh · 发表于 2011-7-19 19:49:37

回复 10# zikelee

不仅仅是对于ESD器件，IO处的buffer PMOS和NMOS的pickup间距都要受Rule的限制，不能距离太近，否则寄生的pnpn会有可能触发。core Device要求距离PAD一定距离就没有这个要求了。foundry提供的ESD_Latchup rule都有说。

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