为什么电源线上的ESD 不希望有太低的holding voltage？

zikelee

很感谢，也明白了这种测试的情况，但是还不明白，这种测试对应的是什么实际情况，就象HBM对应的是人体放电

zhujihan

回复 9# zhukh


    假如sink 电流 100mA 超过了 It1 但是没有达到Ih，这个ESD不会tirg？？

这个100mA应该会导致IO口电压垒高达到Vt1才对呀，因为100mA＞It1。那也怎么会不trig呢？

zhukh

回复 14# zhujihan

凭我的经验，一般的snapback从触发点到维持点的过程，一般最多还有一个点，举一个5V ESD器件的测试实例，一个器件的触发电流(It1)为3.54mA,对应的触发电压为10.9V，维持电流（Ih）为133mA，对应的维持电压为5.34V, 那么100mA对应的电压点只能估算了，在5.34~10.9V之间，如果holding电压比较低，也许此时对应的电压低于工作电压。

TLP IV plot with leakage

当然这个是NMOS管，本身没有Latchup, 回头有空再找个低维持电压的SCR给你看

我是坦克

1、漏电严重，错误的设计；
2、我也不认为是snapback的电压的变化，这是导通结构的做法吧，靠Cgd耦合，电阻上的压降，使NMOS栅电压达到导通，快速泄放电流，还有的会加个小电容与Cgd并联，我记得的是，这个导通结构是可以仿出来的。

zhujihan

回复 16# 我是坦克


    请教漏电的原因是？esd没有被trig也会漏电吗？

    另外，我想NMOS导通担任泄愤了一部分esd电流，不过snapback电压也会改变，因为VGS越高，MOS的击穿电压就越低，我想snapback电压也越低吧。。

我是坦克

“一个低于电源电压的holding voltage”

如果再加正常电源电压的话，它就已经TRIG了呀。

我是坦克

应该说，容易触发

zhukh

1、漏电严重，错误的设计；
2、 ...
我是坦克 发表于 2011-7-23 22:42

                               
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漏电的失效判定根据自己的要求来，nA级别可以接受的，而且与工艺有关，没有你说的那么严重。
GGNMOS，栅极接地，很简单，不是特殊器件，从设计上没有错误。

zhukh

在ESD情形下（比如说做TLP测试），MOS的栅极加固定电压和耦合过去的情况是不同的，对NMOS来说，栅极加固定电压只要高于阈值电压，管子肯定是开启的，这样不会存在snapback现象，测试漏电必须将栅极接到地。耦合不一样，耦合过去的栅极的电压也是瞬态，根据RC时间常数不同，如果RC值很小，也许还能看到snapback现象。

zhujihan

在ESD情形下（比如说做TLP测试），MOS的栅极加固定电压和耦合过去的情况是不同的，对NMOS来说，栅极加固定电 ...
zhukh 发表于 2011-7-26 12:10

                               
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不愧是专家，

我可否这样理解，从典型的MOS的IV曲线上看，VGS越大，VDS的击穿电压就越小，那么发生ESD时如果MOS栅极由于有RC耦合导致略微开启，有一部分电流从沟道走，不过电流还不是很大，所以VDS还是会垒高起来，达到击穿电压，进而触发寄生NPN管，由于VGS＞0V，所以这个击穿电压会小些，相应的snapback电压也就小些了。