为什么电源线上的ESD 不希望有太低的holding voltage？

sxb841018 · 发表于 2017-1-6 21:38:51

高手如云呐！！！

西鄙人 · 发表于 2017-1-13 13:18:02

都是大神呀！受教了

451968344 · 发表于 2017-5-15 14:46:41

回复 19# zhukh

想请教个问题：在芯片外部加旁路电容的情况下，芯片不易出现大电流现象。但是在去掉旁路电容的情况下，容易出现大电流。所以我分析是芯片的电源纹波触发了esd工作，其中Vh没设计好致使了大电流的发生，那么此时的latch-up是Vh跟芯片的正常工作电压比较还是跟纹波的尖峰进行比较？

451968344 · 发表于 2017-5-15 14:50:18

回复 19# zhukh

如果要做tlp测试，那么我现在要做的两个pin的test，一般测试的片子数要为多少，结果才可靠。测试中是用正脉冲还是负脉冲，二者有什么区别，对测试结果的tlp波形有什么影响？

紫云lyj · 发表于 2017-5-15 16:33:19

学习了，但对ESD还是不怎么懂，有没有哪位大神有一些推荐材料的呢？

cxgogogo · 发表于 2017-7-17 07:59:04

不错的内容，谢谢大家

demon0821 · 发表于 2017-8-19 16:09:52

回复 34# 451968344

你这个应该是纹波peak触发了snapback的电压，因此没有旁路电容滤波时，电流比较大。

max_max · 发表于 2017-8-22 23:27:31

Vhold电压是栓锁结构的压降,而不是电源电压,当栓锁发生的时候Vhold=VDD-VSS,增大Vhold的话,就降低了LATCHUP触发的可能,换个理解的方式就是通过钳位PNP和NPN两个发射极电压使它处于截至状态.

fanbaoxia · 发表于 2018-6-29 17:20:30

好帖，赞

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