求助，dc没有output delay 设置窗口（dv）

micosin

环境：在虚拟下安装了dc200809。
问题：在图形化界面进行设置输出延迟约束时，选中输出端口，点击attributes-〉Operating Environment-〉Output Delay进行设置输出延迟约束，没有出现Output Delay设置的窗口，其他都正常。
小弟刚接触dc，请高手指教，谢谢了

附：verilog简单代码
module add(clk,a,b,out);
input clk;
input [15:0]a,b;
output [15:0]out;
reg [15:0]out;
always@(posedge clk)begin
out<=a+b;
end
endmodule

小小舟

请问你解决了吗？
我也是这个问题？
用脚本可以解决吗？
还不太会用脚本