LDO设计高手来帮帮忙看看咋回事哦

kefei_009

回复 25# lsh0211


请问一个问题，super follower中的npn管能用nmos管替代吗？我现在使用的工艺中没有npn管，用nmos管尝试了很长时间都没有成功，主要是大负载时相位裕度太小。看过一篇西安电子科大的一遍文章，其中npn管就被nmos管替代了，请高手解答。

soldierxfm

不是高手，一起探讨探讨，个人觉得，主极点应该是N4吧，对于主极点的影响，Cc放在N4或N1都是一样的，不明白buffer里面那个回路作什么用的?!动态不好会不会与它有关。把它断开试试看

xiaohutushen

学习了，谢谢

yj530966074

作者分析有问题吧，主极点明显是在第一级啊，因为你用了ahujia补偿的啊，这个的效果和miller的效果是一样的都是能是使得极点分离，所以你的CL增大时，次极点必惹会减少影响稳定性。还有就是这篇文献我以前也好像见过，就是用电流镜buffer的结构来驱动功率管，这样做的好处是当功率管流过很大的电流时，buffer也可以镜像很大的电流，使得驱动能力提高，减少了buffer 的尺寸，使得buffer的寄生电容减少，从而推高了N2这个点的极点，换句话说就只有N1和输出级的极点了，这样系统就稳定了，楼主的这种结构应该只能用在SOC中吧，也就是片内补偿的LDO，如果用在片外大电容的话，稳定性肯定不行啊，你的CL是多大啊？

jiayezhou

回复 41# kefei_009


    应该可以~~那颗NPN的速度对环路的影响比较小~~如果PM不够就增大buffer的偏置电流

refugee

以前做过一颗类似的芯片，同样用了super source follower， feedforward slew rate enhancement。 不过没有用miller compensation。 电路结构上没有什么问题，需要注意的是super source follower的local feedback有可能会有稳定性的问题。 这种miller compensation的方法要注意负载电容不能太大，否则无法保证全负载范围内的稳定。
关于为什么AC稳定，Tran不稳的问题，我觉得有些地方需要注意，AC仿的是开环，Tran仿的是闭环。特别是采用了miller compensation之后，整个电路的稳定性在环路断开之后变了很多，所以我觉得AC在这里不可信

PS.个人不是很赞同通将GBW降到100K左右，这样会严重影响到电路性能（当然特殊应用，或是对性能没有要求除外）

永远不加班

虚线框内的小环路出现稳定性问题。
阿哈2008 发表于 2011-5-24 21:51

                               
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同意这位兄台的分析。在虚线框内的小环路貌似current limit. 可能这个有问题。分开两个环路实验一下

kefei_009

回复  samuelyou

N4处存在一个电阻1/gm（cascode的nmos），是低输出阻抗，因此不是主极点！  N4有一个左 ...
lsh0211 发表于 2011-5-29 01:51

                               
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我仿真的结果怎么和paper上的推论相差甚远呢？
在零负载的时候，输出主极点在输出，次极点在EA输出。
而在max负载（300mA）的时候，怎么我仿真的主极点还是在输出，次极点也还是在EA输出处？
我现在面临的问题是，大负载相位裕度不够，改变Cc电容没有任何效果，通过减小EA输出电阻，可以使相位裕度达到60度，但是增益减小到49db，这是否可以证明在大负载的时候，EA输出依然是次极点呢？

liberal

好帖，这篇paper不是capless的。

yj530966074

回复 17# buckaroo


    17楼说的主极点在LDO内部这个观点我支持，但是stb稳定并不代表tran就能稳定，个人觉得是LDO中的一个loop没有达到稳定，楼主可以分别加上probe再仿真下内部另外两个环的稳定性，我觉得很有可能是buffer这个环路没有稳定（N3这个点有可能是一个buffer loop高阻极点），需加上一个小电容。
    另外请教大家一个问题，LDO中的瞬态提高电路的stb应该怎么仿真，因为它是瞬态工作的，也就是说只在Iload变化时才起作用，这样的电路有仿真的办法吗，怎么知道瞬态提高电路是否稳定？