LDO设计高手来帮帮忙看看咋回事哦

buckaroo

the title of the paper is :A transient-enhanced low-quiescent current low-dropout regulato ...
桦香 发表于 2011-5-16 09:40

                               
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   把你的电路图, testbench都贴出来重新看了一下你发的图，大胆猜测是反馈极性接反了，接成了正反馈，然后输出直接串到VDD=5V。

caxias

Step up the load current from nominal to peak values according to your spec in some amount of time usually 100's of ns. Then measure the dip in the output voltage.

hujiuyun2009

我也跑过LDO的电路，但是没有遇到你这样奇怪的问题。我觉得问题很可能出在buffer上，建议你首先将buffer拿掉之后跑整个电路的稳定，  看看拿掉前后是否有区别？

阿哈2008

虚线框内的小环路出现稳定性问题。

lsh0211

这样的结构我用过，流片也ok了

1.图2是Ti的paper，是对图1的改进，减小了buffer的输出电阻，提高该极点的频率，也改善了瞬态响应
2.这不是一个capless ldo，输出电容在uF级别
3.瞬态仿真震荡，实测震荡的可能性是99.9%.  
4.把Iprobe插入PowerMOS的drain端，这样可以切断两个反馈环路，stb仿真的PM、GM结果就会和train分析结果完全一致。 但在paper中分析loop的pole & zero却是在N5处断开的，但在N5处插入Iprobe仿真结果却不能符合train的结果，这也是我至今任然未明白的。

桦香

这样的结构我用过，流片也ok了

1.图2是Ti的paper，是对图1的改进，减小了buffer的输出电阻，提高该极点的 ...
lsh0211 发表于 2011-5-24 22:51

                               
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    lsh0211，非常感谢你的回复。想问一下：
1、前面的fold cascode 是不是耗电比较多啊，每个branch大概多少电流啊，我发现要比较大的电流才能减小输出电压的overshot
2、对于super buffer的设计能给点设计建议吗？
   Thank you！

zhongbo1127

最近也在做一个 不过不是这种结构，是做FVF结构的capless  LDO。
仿真结果也有类似的情况，个人觉得主要考虑瞬态，不要考虑AC结果。
不稳定的原因可能在于 由于共轭极点的原因，在增益上可能会有一个小的peak。
导致增益余度有问题。

jesseyu

因为这个super source follower 自己也是一个 negative feedback loop, 你要看看那个loop是不是知识marginally stable。小心TI的论文，都说得不清不楚的。

桦香

因为这个super source follower 自己也是一个 negative feedback loop, 你要看看那个loop是不是知识margina ...
jesseyu 发表于 2011-5-26 20:41

                               
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    呵呵，thanks！

samuelyou

这种嵌套类米勒补偿的LDO，主极点在N4，就算采用一般的buffer也会出现LZ这种类似的仿真结果，在N4对应节点加上CC一样大小的电容可解决问题。这主要是镜像节点不对称造成的右半平面零点。需要注意的是LZ你采用的是AC仿真，这种方式跟你打断环路的位置有很大的关系，建议采用stb做仿真，可能你就会发现其实和tran还是一致的。设计时请注意phase margin, BW, gain margin.
ps：你的增益太低，带宽太大，这个架构是可行的，多花点时间调调就好了。