分频

yongmaster

各位大侠们好啊，初学verilog hdl,看了好几个例子中都有类似的语句，好像是分频用的，但具体不知道是什么意思！请各位帮忙看看啊！
begin
       if(cnt==25'b1_0111_1101_0111_1000_0100_0000)
              begin
                    ..........
               end
if后面括号里起什么作用，搞了好久没有整明白

yangkaiqu

你确定是分频的么？

jackertja

一般不是分频。。。

AmoiBB

好歹也贴段完整的啊，这样能看出来那真是神仙了

acgoal

如果是分频的话，那就是分频倍数，也有可能是分频倍数的1/2，不同的代码实现不一样的功能。你要多自己做做仿真，马上就能看到结果。何必来问。

dlb05061131

括号只是为了阅读的时候区分开来而已，没有也没有关系。不过为了良好的习惯，还是加上比较好。

yongmaster

呵呵，对不起各位啊！太菜了，忘记附程序了，好像是延时的，但是如果是延时的，请问延时的具体时间是怎么实现的啊！也就是说具体延时多久是怎么体现的！谢谢各位！辛苦啦！
module led(sys_clk,rst_n,led);
input sys_clk,rst_n;
output [2:0] led;
reg [25:0] count;
reg [2:0] led;
reg [1:0] flag;
always @(posedge sys_clk,negedge rst_n）
if(!rst_n)
        begin
                flag <= 2'b0;
                count <= 26'b0;
        end
else
        begin
                if( count == 26'b11_1111_1111_1111_1111_1111_1110 )
                        begin
                                count <= 26'b0;
                                if(flag == 2'b10)
                                        flag <= 2'b00;
                                else
                                        flag <= flag+2'b01;
                        end
                else
                        count <= count + 1;       
           end
always @(posedge sys_clk)
begin
        case(flag)               
                      2'b00: led <= 3'b011;
                2'b01: led <= 3'b101;
                2'b10: led <= 3'b110;
                default:led <= 3'b111;
endcase
end
endmodule

yongmaster

回复 5# acgoal

yongmaster

回复 2# yangkaiqu


    恩，理解错了，好像是为了延时用的，如果是，延时的具体时间是怎么实现的！谢谢啊！附一个例程
module led(sys_clk,rst_n,led);
input sys_clk,rst_n;
output [2:0] led;
reg [25:0] count;
reg [2:0] led;
reg [1:0] flag;
always @(posedge sys_clk,negedge rst_n）
if(!rst_n)
begin
  flag <= 2'b0;
  count <= 26'b0;
end
else
begin
  if( count == 26'b11_1111_1111_1111_1111_1111_1110 )
   begin
    count <= 26'b0;
    if(flag == 2'b10)
     flag <= 2'b00;
    else
     flag <= flag+2'b01;
   end
  else
   count <= count + 1;
           end
always @(posedge sys_clk)
begin
case(flag)  
                      2'b00: led <= 3'b011;
  2'b01: led <= 3'b101;
  2'b10: led <= 3'b110;
  default:led <= 3'b111;
endcase
end
endmodule

yongmaster

回复 4# AmoiBB


    呵呵，对不起各位啊！太菜了，忘记附程序了，好像是延时的，但是如果是延时的，请问延时的具体时间是怎么实现的啊！也就是说具体延时多久是怎么体现的！谢谢各位！辛苦啦！
module led(sys_clk,rst_n,led);
input sys_clk,rst_n;
output [2:0] led;
reg [25:0] count;
reg [2:0] led;
reg [1:0] flag;
always @(posedge sys_clk,negedge rst_n）
if(!rst_n)
begin
  flag <= 2'b0;
  count <= 26'b0;
end
else
begin
  if( count == 26'b11_1111_1111_1111_1111_1111_1110 )
   begin
    count <= 26'b0;
    if(flag == 2'b10)
     flag <= 2'b00;
    else
     flag <= flag+2'b01;
   end
  else
   count <= count + 1;
           end
always @(posedge sys_clk)
begin
case(flag)  
                      2'b00: led <= 3'b011;
  2'b01: led <= 3'b101;
  2'b10: led <= 3'b110;
  default:led <= 3'b111;
endcase
end
endmodule