verilog：Unsupported Time variable

sarah.china · 发表于 2011-10-11 19:49:23

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大家有没有碰到这个情况呢，再仿真verilog的时候出现错误：Unsupported Time variable time tm_odt_en;
相应的代码再下边：
if (odt_rtt == 2'b00) begin
                                    if (DEBUG) $display ("%m: at time %t INFO: %s %d ODT Rtt = Disabled", $time, cmd_string[cmd], bank);
                                    odt_en = 0;
                                 end else if (odt_rtt == 2'b01) begin
                                    if (DEBUG) $display ("%m: at time %t INFO: %s %d ODT Rtt = 75 Ohm", $time, cmd_string[cmd], bank);
                                    odt_en = 1;
                                    tm_odt_en <= $time;
                                 end else if (odt_rtt == 2'b10) begin
                                    if (DEBUG) $display ("%m: at time %t INFO: %s %d ODT Rtt = 150 Ohm", $time, cmd_string[cmd], bank);
                                    odt_en = 1;
                                    tm_odt_en <= $time;
                                 end else if (odt_rtt == 2'b11) begin
                                    if (DEBUG) $display ("%m: at time %t INFO: %s %d ODT Rtt = 50 Ohm", $time, cmd_string[cmd], bank);
                                    odt_en = 1;
                                    tm_odt_en <= $time;
                                 end else begin
                                    $display ("%m: at time %t ERROR: %s %d Illegal ODT Rtt = %d", $time, cmd_string[cmd], bank, odt_rtt);
                                    odt_en = 0;
                                 end