高手进来：关于余量slack的一点思考

zhinvxing

各位前辈，近日在思索关于建立/保持时间余量(也就是slack)的一点问题。书上或者官方文档都说，时序分析器会依据自身模型计算reg-reg路径的建立和保持时间余量，如果两者任中之一为负，则表示存在时序违规，将给应用带来潜藏的危机。那么是否意味着只要slack为正，就万事大吉？
      在一些项目中，我有时限于时间压力，直接使用优化将少量负的slack勉强调节到正数，但绝对值很小。虽然实验中并没有发生错误，但心里仍不踏实，担心这么小的余量会被外界环境的波动所抵消。想请教各位前辈，老鸟们，你们认为我的担心是多余的吗？或者说只要综合后的时序报告里slack全为正就够了？如果不是这样，那么slack至少应达到一个什么水平才可以认为保险呢？

cornerman

关注中，也遇到同样的问题！

cuichenhust

回复 1# zhinvxing

如果你把所要的时钟约束都加上了且正确，应该不会有什么问题。例如利用set_input_delay和set_output_delay分析IO时序，利用set_clock_uncertainty模拟时钟抖动等
如果设置的时钟频率比实际的高那么5%~10%，那么应该什么问题都没有了。
PS：我也不是什么高手

zhinvxing

谢谢cuichenhust 的回复。
但有一点想请教，你这么说的依据是出自于FPGA厂商吗？或者是实际应用的经验？
假设某个slack本身就很小，在遇到温度变化或者各种信号抖动（包括时钟、数据抖动）情形下都是如此吗？

jackertja

用maxtype跑一下sdc文件试试

zhinvxing

回复 5# jackertja
谢谢你的回复！
你说的“maxtype”是指用时序分析得出的fmax去测试代码？
原slack本身是在实际的f下得出的，尚且很微小；如果用fmax去测试，所得的setup/hold报告中slack应该更小吧，甚至为负吧

zhinvxing

求“铁”案！

manu2110

great

patrick007

软件只能模拟真实情况，不同的工作环境，不同的规模，很多综合参数都会不大一样。这个应该是从经验来。
在综合阶段clock tree,连线模型都只能粗略的计算。相对来讲layout的时候更接近真实一些。

所以要是critical path的延时正好卡在你们的设计要求上，是比较危险的。
一般都要有余量，比如你富裕个10%，一般可以把那些不确定性覆盖掉。

保险的话，最好还是认真处理一下。

hover99

FPGA流程不清楚。
如果是ASIC，在综合阶段，除非你的时钟频率有足够的冗余（至少10%），否则p&r之后时许肯定达不到要求。真正的时许情况需要在p&r之后才能得到。
至于slack为正，是否在实际应用中还会出现timming问题，答案是一定的。所以一般时许分析时候的条件要比实际工作条件苛刻。
话说回来，系统设计的时候都会把工作频率往上估计，即便最后产品达不到期望的频率也可能满足设计要求，实在不行还可以加电压甚至可以选出能工作到指定频率的芯片。