高手进来：关于余量slack的一点思考

zhinvxing · 发表于 2011-3-10 17:20:46

回复 30# lwwlww

谢谢lwwlww兄的点拨和直截了当的回答！
最高温度85°、最低电压2.5V的最差工作条件应该导致FPGA（或ASIC）内部单元偏离正常工作状态，进而布线、cell的延迟增加，因而是setup的危险点；
最低温度-40°，最高电压5.5v的最好工作条件下，内部的布线，cell延迟最小，最容易导致skew大于data延迟，进而hold违规。
呵呵，有空闲时间还是该多看看DC以弥补只做FPGA时序约束的不足。

chriscing · 发表于 2011-3-10 17:49:28

前面讨论的是Altera的设计吧，不太懂

龙溪小泮 · 发表于 2011-8-3 15:54:06

回复 30# lwwlww

你好，你说的“极限工作条件”是适用于所有工艺库的吗？

blueandy · 发表于 2011-8-3 20:35:53

看的我云里雾里的，学习FPGA好难啊。。。。。。。。

kubilago · 发表于 2011-8-3 20:44:40

本帖最后由 kubilago 于 2011-8-3 20:47 编辑

這要從setup/hold time的觀念去想比較清楚, slack time<0就是他們無法滿足你對clock速度的要求, 正常來說setup和hold的限制可以決定出你clock的速度, 而當發生slack time為負時, 就是現有的限制無法被硬體滿足, 簡單來說就是跑不上去, 一般在設計時我會抓30%的空間

ghost_ic · 发表于 2011-8-4 06:39:29

在DC的时候把各方面条件设置到最紧就差不多了。

shiyinjita · 发表于 2011-8-4 08:01:55

回复 3# cuichenhust

你好，我有一个问题，假如我跑到200m,那么是不是约束设置为220M左右？ set_in_delay和set_out_delay 以及set_clock_xxxxx应该怎么设置呢？可以提供一个建议吗？

zhyeah · 发表于 2011-8-4 08:57:59

学习~~

crazyraul008 · 发表于 2011-8-4 16:34:17

好贴，学习了！

crazyraul008 · 发表于 2011-8-4 16:35:18

好贴，学习了！

[原创] 高手进来：关于余量slack的一点思考

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