verilog中for语句有关的问题

wlb236485710 · 发表于 2011-2-22 17:04:46

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大家好，请问for语句能放在always块的外面吗？如果不能的话，要想实现一个clock能进行一次运算，应该怎么用for？还有for语句综合的结果会怎么样？谢谢望大家指教

SevenxWasly · 发表于 2011-2-22 18:01:08

应该可以这样吧，没有什么不好啊

blackAJ · 发表于 2011-2-22 18:13:20

要能合成的 for loop
相當於平行運算的展開
要在always外使用平行運算那就用assign 多寫幾次吧

Daniel10003 · 发表于 2011-2-22 21:40:16

呵呵，看看

gaurson · 发表于 2011-2-23 13:20:14

按照硬件描述来做，最好使用计数器去实现循环，这样便于理解最后生成的电路结构，如果直接使用for语句，比较抽象，不过也不是不能用的。并行的for语句是有的，不过我一时想不起来了，查查资料吧。

caibiebie · 发表于 2011-3-4 14:14:13

学习下

hover99 · 发表于 2011-3-4 14:35:23

for不能写在always外面

acgoal · 发表于 2011-3-4 21:37:05

不建议可综合语言中使用for循环。

annayang · 发表于 2011-6-29 10:38:57

for语句来实现循环只能精简代码，建议尽量少使用for语句

guoyu · 发表于 2011-6-29 15:28:50

一般写testbench常用。在RTL级需要自己设计一个计数和比较电路。不过用for可以有选择地生成一些重复逻辑，你可以搜搜for generate的用法。

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