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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Bus protocol(AXI4) SystemVerilog Assertions Checker
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楼主: ricky000a

[资料] Bus protocol(AXI4) SystemVerilog Assertions Checker

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发表于 2014-3-11 09:25:38 | 显示全部楼层
这个axi4的checker有更新么
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rajd
发表于 2014-7-17 23:27:28 | 显示全部楼层
xie xie
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yopong
发表于 2014-10-16 11:39:04 | 显示全部楼层
good source
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发表于 2014-12-27 16:14:39 | 显示全部楼层
good job
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发表于 2015-4-12 09:52:38 | 显示全部楼层
此番人世，得此一贴
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zxcvz
发表于 2015-4-16 10:57:28 | 显示全部楼层
谢谢分享！！
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发表于 2015-4-21 09:58:48 | 显示全部楼层
下下来观摩一下
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发表于 2015-4-23 09:26:36 | 显示全部楼层
谢谢分享
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lwjsdu
发表于 2015-5-14 15:14:07 | 显示全部楼层
thank u for sharing
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发表于 2015-9-25 01:53:33 | 显示全部楼层
thx for sharing
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