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楼主: liulangshusheng

[资料] 32位除法器设计Verilog代码

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发表于 2011-4-25 08:14:45 | 显示全部楼层
verilog源码,验证过,可以直接用的
发表于 2011-5-9 10:57:35 | 显示全部楼层
回复 1# liulangshusheng
  顶一个!谢谢 除法还真麻烦,一般没有时间要求的时间就用移位相减法来实现,耗资源少。如果要是要求延时小的时候,大多数(论文)是用查表法与乘法相结合来实现,或者使用FPGA公司的IP,但IP移植性非常差(因为它们只给你网表,没有源码),可能同一公司的不同芯片就不可通用
发表于 2011-5-9 11:15:31 | 显示全部楼层
少一了个模块
发表于 2011-6-2 16:14:25 | 显示全部楼层
参考一下,谢了
发表于 2011-6-10 19:56:55 | 显示全部楼层
好东西,谢谢
发表于 2011-6-17 16:41:22 | 显示全部楼层
谢谢分享!!
发表于 2011-6-17 17:18:54 | 显示全部楼层
thanks !!!!!!!!
发表于 2011-6-17 20:44:59 | 显示全部楼层
看一看这个
发表于 2011-8-3 11:44:17 | 显示全部楼层
顶一个,下之
发表于 2011-8-4 11:06:53 | 显示全部楼层
verilog源码,验证过,可以直接用的
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