请问一下，ise里的clock_dedicated_route就什么意思？？

chanon

rt??通常在什么情况下，ise会建议做这个约束，谢谢！！

billwaston

你将普通引脚作为时钟引脚时。

iceinsky

有两种情况， 1，就是有一个时钟你没有放到全局始终或者局部始终的引脚，布局的时候不能把它当作时钟分配资源。 2 就是你想在IO上输出一个始终，但是你没有采用正确的方法，如在Spartan6里面你必须用ODDR寄存器输出，而不能直接时钟赋到一个直接连接到IO的信号。
总之就是你用的信号或者你的方法不符合默认的时钟资源的使用规则。

再次鄙视一下SPARTAN 6 的骗子， 有很多BUG， 而且需要你不停的更新ISE的版本， 很多问题可能新的ISE就可以解决，而不需要你在那冥思苦想。

chanon

回复 3# iceinsky
你好，由于初学，不太懂
2 就是你想在IO上输出一个始终，但是你没有采用正确的方法？？
能不能介绍一下下确的方法？？

chanon

回复 3# iceinsky


    顺便请问一下，我在用xilinx的PLL时，它报unroute signal，之后就报fail，了不知你有没有遇到这种问题？？谢谢！！！

shaweikang1984

关于xilinx的时钟架构设计，是有一些标准规则的。比如，时钟输入得由全局时钟管脚，时钟网络得由bufg驱动，时钟buf的位置与时钟源相关。。。当然，违反这些规则并不代表着不能在fpga里实现，而是会有一定条件下的性能损失。
当设计遇到一些特殊需求时候，往往会与这些规则相冲突。比如，时钟输入个数多于时钟输入管脚个数时候就避免不了有时钟会由普通io输入；某些小扇出的门控时钟就不需要额外占用bufg，等等。
而这个约束就是告诉实现工具，哪些时钟资源是必须符合这些规则的，违反了就要报错，而哪些是可以忽略这些规则的。

falloutmx

有两种情况， 1，就是有一个时钟你没有放到全局始终或者局部始终的引脚，布局的时候不能把它当作时钟分配资 ...
iceinsky 发表于 2010-12-20 18:07

                               
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    SP6很烂。最近碰到一个问题，还是芯片问题，FAE说是等明年3月新的一批片出来才没问题，我都要疯了。

shaweikang1984

这批次出来的bug比较多，呵呵，过段时间稳定了就好了

shaweikang1984

这批次出来的bug比较多，呵呵，过段时间稳定了就好了

iceinsky

在S6里符合它规则的IO时钟输出应该这样做，你例话原语ODDR寄存器，在ISE工具烂有个小灯泡的标志，那就是所有能例化的集合， ODDR有两个相反的时钟输入，C0，C1，你自己产生一组同频反向的时钟连接到两个断口上，还有2个输出断口D0，D1和C0，C1是对应的，你一个写1‘b1 ， 1’b0 ， CE置高， RST置低。 值得注意的是如果你对时钟输出的抖动要求不高，可以直接用取反的方法或者一队反向时钟，如果你的应用是高频，建议你用PLL长生，

还有S6里对外部的时钟一般采用IBUG + BUFG 的方式变成全局时钟，之外还有BUFIO， BUFMUX等也有IBUG的功能地位。就算你经过了PLL或者DCM之后依然建议把时钟放到BUFG上，这样全局时钟到达每一个SLICE的延迟是一样的。