一个模块中多个时钟的问题

Tonyhai · 发表于 2010-12-14 10:44:59

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如果一个module中有多个时钟输入信号，这种情况在设计上是否合理？会产生什么问题？如何处理？

demonsolar · 发表于 2010-12-14 12:11:49

本帖最后由 demonsolar 于 2010-12-14 12:13 编辑

问题问的太广，多个时钟只要你处理好就可以

Tonyhai · 发表于 2010-12-14 15:06:32

回复 2# demonsolar

比如一个模块（该模块调用了两个子模块）中有两个时钟信号：clk、clock，其中clock主要是在一子模块用来分频，而clk在另一子模块中做为检测时钟，放在always快的敏感列表中。这种情况下，会出现什么问题？谢谢！

nkhuhuhu · 发表于 2010-12-14 15:54:31

回复 3# Tonyhai

推荐你看一下我上传的一个关于多时钟设计的pdf文档，那篇文章详细介绍了数字设计中常见的关于多始终问题的各种处理办法。

demonsolar · 发表于 2010-12-14 22:33:28

回复 3# Tonyhai

加我群： 127971002 ，详细聊

xaaa001 · 发表于 2011-1-4 14:17:52

回复 1# Tonyhai

合理！

注意不同时钟域见信号和数据传递时的同步问题！

yishuiliunian · 发表于 2011-1-4 16:19:36

可以去看一下同步设计的相关原则

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