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Quartus 时序问题
大家好，我在用Quartus 做时序分析时遇到一个问题。
同一个寄存器、同一个时钟，在计算数据路径和时钟路径时，时钟的network delay不一样大（我认为应该是一样大的）。
求高人指点。
报告如下：
说明：osc_div8_clk是一个分频时钟（计数器实现），有门控
Info: Report Timing: Found 1 hold paths (1 violated). Worst case slack is -0.753
Info: -to_clock [get_clocks {osc_div8_clk}]
Info: Path #1: Hold slack is -0.753 (VIOLATED)
Info: ===================================================================
Info: From Node : tmcu_51a:UUT|pcgen:pcgen_i|pcgen_op:pcgen_op1|pc[3]
Info: To Node : tmcu_51a:UUT|pcgen:pcgen_i|pcgen_op:pcgen_op1|pc[3]
Info: Launch Clock : osc_div8_clk
Info: Latch Clock : osc_div8_clk
Info:
Info: Data Arrival Path:
Info:
Info: Total (ns) Incr (ns) Type Element
Info: ========== ========= == ==== ===================================
Info: 0.000 0.000 launch edge time
Info: 3.929 3.929 R clock network delay
Info: 4.070 0.141 uTco tmcu_51a:UUT|pcgen:pcgen_i|pcgen_op:pcgen_op1|pc[3]
Info: 4.070 0.000 RR CELL UUT|pcgen_i|pcgen_op1|pc[3]|regout
Info: 4.070 0.000 RR IC UUT|pcgen_i|pcgen_op1|pc[3]~4234|datac
Info: 4.254 0.184 RR CELL UUT|pcgen_i|pcgen_op1|pc[3]~4234|combout
Info: 4.254 0.000 RR IC UUT|pcgen_i|pcgen_op1|pc[3]|datain
Info: 4.296 0.042 RR CELL tmcu_51a:UUT|pcgen:pcgen_i|pcgen_op:pcgen_op1|pc[3]
Info:
Info: Data Required Path:
Info:
Info: Total (ns) Incr (ns) Type Element
Info: ========== ========= == ==== ===================================
Info: 0.000 0.000 latch edge time
Info: 4.897 4.897 R clock network delay
Info: 5.049 0.152 uTh tmcu_51a:UUT|pcgen:pcgen_i|pcgen_op:pcgen_op1|pc[3]
Info:
Info: Data Arrival Time : 4.296
Info: Data Required Time : 5.049
Info: Slack : -0.753 (VIOLATED)
Info: =================================================================== |
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发表于 2010-11-11 13:17:35
