PLL学习历程—敬请高手指点

mustangyhz · 发表于 2010-12-9 16:28:02

本帖最后由 mustangyhz 于 2010-12-9 16:29 编辑

小数分频PLL各部分仿真似乎都是正常的，最后的结果却不对，希望有人能帮我分析下
我是如此设置的，分频器分两部分2/3分频+100分频，2/3分频受累加器溢出控制，累加器输入29'b00100110011010011010110101000=80557480，对于28位的累加器来说相当于小数
80557480/268435456=0.3000999987125396728515625，所以分频系数应该是200.3，参考信号12MHz，锁定后的输出应该是f=12*200.3=2.4036GHz，我的仿真结果却是2.67GHz，为什么？看上去基本锁定了的。

一阶的sigma-delta modulator 效果果然很差：）

athlon228 · 发表于 2010-12-9 18:44:37

dingDDDDDDDDDDDDDDDD

nero007 · 发表于 2010-12-9 18:46:41

3ks for sharing!!!!

mulderxk · 发表于 2010-12-10 08:46:21

so cool

王林都 · 发表于 2010-12-10 20:50:29

向大家学习

王林都 · 发表于 2010-12-10 21:16:01

多谢分享！

2009hty · 发表于 2010-12-13 20:20:18

谢谢！

harry1862pd · 发表于 2010-12-15 17:13:59

范德萨发

harry1862pd · 发表于 2010-12-15 17:19:16

内发生改变

harry1862pd · 发表于 2010-12-15 17:37:01

的法萨芬

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