PLL学习历程—敬请高手指点

harry1862pd · 发表于 2010-12-15 17:58:09

范德萨发

harry1862pd · 发表于 2010-12-16 08:42:07

大发生大幅

twci · 发表于 2011-1-8 00:51:52

mustangyhz · 发表于 2011-1-11 13:11:15

本帖最后由 mustangyhz 于 2011-1-11 13:14 编辑

回复 92# mustangyhz
最近有点别的事，很忙，很久没有弄这个了，锁定的频率与期望的不一致，是不是与我sdm的参考时钟用的是fref的缘故？我看很多paper都是用的反馈分频输出，到底该用哪个？请高手指教！！！

mustangyhz · 发表于 2011-1-13 20:52:56

回复 92# mustangyhz
小数分频PLL各部分仿真似乎都是正常的，最后的结果却不对，希望有人能帮我分析下
我是如此设置的，分频器分两部分2/3分频+100分频，2/3分频受累加器溢出控制，累加器输入29'b00100110011010011010110101000=80557480，对于28位的累加器来说相当于小数
80557480/268435456=0.3000999987125396728515625，所以分频系数应该是200.3，参考信号12MHz，锁定后的输出应该是f=12*200.3=2.4036GHz，我的仿真结果却是2.67GHz，为什么？看上去基本锁定了的。
解析：
1、换成反馈分频作为sdm的时钟信号，vco输出2.7645ghz，是参考信号12mhz的230倍
2、因为犯了个低级错误，sdm控制2/3分频，使得第一级电路分频系数为2.3，后加100分频，所以总的分频系数为230.如果要实现200.3分频，k=11000100100110111010，第一级分频2.003。最后vco输出周期416ps，频率2.4038ghz。如果用晶振做参考，最后的vco输出为418ps，频率2.3923ghz。看来前者是对的，这个区别尚不明了。

liliheqing · 发表于 2011-1-14 09:59:20

领导总结：讨论的很精彩，我看不懂

liliheqing · 发表于 2011-1-14 10:27:04

各位高手，在PLL中back-lash time 应该怎么翻译，是间隙时间的意思吗？

Bookert0921 · 发表于 2011-1-14 21:50:40

thanks for sharing your experence

sonicshawn · 发表于 2011-1-14 21:57:47

一块学习

sonicshawn · 发表于 2011-1-14 22:00:56

这方面我也刚开始接触

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