verilog语言中always语句问题

猫王300秒 · 发表于 2010-10-7 20:01:12

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请问大家，always@(posedge clk)这个语句，clk一般是外部时钟输入管脚的时钟信号，那么问题来了，如果clk是用锁相环产生的时钟输出，可以用在always@语句中吗，也就是说always语句能够判断输出时钟的上升沿或者下降沿吗？

hwlyic · 发表于 2010-10-7 21:22:13

从语法上是可以的,但是从芯片制作上,还是要区分寄存器和组合逻辑的

猫王300秒 · 发表于 2010-10-8 10:22:31

回复 2# hwlyic

请问芯片制作是指什么？能否说详细点呀

exiaohu · 发表于 2010-10-8 22:21:19

clk是你所的触发器使用的时钟，可以是你自己产生的时钟，可以是锁相环的时钟。
但时钟一定要稳定

p2p.angus · 发表于 2010-10-9 01:23:32

可以的!
clk本來就應該從PLL來比較好!

bandit · 发表于 2010-10-9 15:57:16

这个与soc有关，好像不需要关心吧

windl32 · 发表于 2010-10-10 17:14:45

可以的

古城 · 发表于 2010-10-11 16:17:36

学习……

nan123chang · 发表于 2010-10-12 08:49:27

锁相环的输出可以作为时钟用在always中。
锁相环一般都输出一个locked信号，为了防止锁定前由于clk不稳造成不良影响，可以将locked作为一个复位信号。

meijingguoyu · 发表于 2010-10-12 15:47:24

学习……

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