verilog语言中always语句问题

suntou · 发表于 2010-10-16 18:35:51

不仅是锁相环，寄存器分频，时钟门控都可以作为时钟信号来用，放在always中。

fly_haopp · 发表于 2010-10-18 11:20:09

理论上说，电路中的任何信号都可作为时钟，但是实际应用中，由于现在绝大部分都是全同步的设计，要求在电路中只要有可能，尽量使大部分的触发器都使用相同的时钟；只有在多个时钟域的时候才会有不同的时钟。
语法上，只要使用了always @(posedge clk)，就会出现一个使用clk信号作为时钟的触发器。

zhaichunhua168 · 发表于 2010-11-1 21:33:22

回复 1# 猫王300秒

有综合工具来完成以上功能

dake8807 · 发表于 2010-11-1 21:52:51

学习。。。

糖果梦溪 · 发表于 2010-11-2 17:47:52

学习···

liqz · 发表于 2010-11-2 20:35:20

你要理解真实的电路。always @(posedge clk)的意思是把clk信号接到寄存器的时钟输入端？。为什么接到时钟输入端就是上升沿触发？你要知道寄存器的结构，寄存器实际是有两个RS触发器组成的，只有时钟输入端由低到高时，才会将数据由D发送到Q端，看看具体的触发器结构就明白了。时序电路要求所有寄存器满足建立时间和保持时间，所有对时钟要求很高，实际上从晶振引入的时钟还不如锁相环以后的时钟干净。

sssunday · 发表于 2010-11-3 08:24:10

学习中。。。。

lq4080 · 发表于 2010-11-4 09:21:04

都可以用的，没有区分外边和里边的。

qushaobo · 发表于 2010-11-4 10:43:33

，always@(posedge clk)这个语句中的clk用的是通常是时钟树的时钟，综合实现中可选的。

dsj1957 · 发表于 2010-11-5 09:59:46

学习一下

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