verilog中generate的用法（genvar）

mhfweng · 发表于 2010-9-10 09:35:32

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x

有没有见过这种用法的
wire [1:0] a, b, c;

parameter PW = 2;

  //assign c[1:1] = a ^ b;

  generate
genvar i;
   for(i=0; i <= 1;i = i+1)begin : geniiii
      assign c[ i : i ]
   = (  (a ^ ( (b /*+ i[PW-1:0]*/) & {PW{1'b1}} ) ) == {1'b1, {PW-1{1'b0}}} );
   end
  endgenerate

赋值语句中i[PW-1:0],i作为genvar定义变量，还能这样用？ise无法综合。

vidarson_qin · 发表于 2010-9-10 09:57:58

将 genvar i 放到 generate 前面

mhfweng · 发表于 2010-9-10 11:16:31

不管是放到前面还是里面，ise都不能通过，像上面代码一样屏蔽i[PW-1:0]可以通过ise

ningwei8027 · 发表于 2010-9-10 15:06:35

丁。。。。。。。。。。。。。。

xc5552003 · 发表于 2010-9-10 15:07:14

。。。。。。。。。。。。。

bandit · 发表于 2010-9-14 01:22:50

这个看过，应该可以综合，你查查资料吧

lennon0071 · 发表于 2010-9-14 03:29:03

这个电路使用SYnplify综合没有问题，XST对综合的语法检查太严格了，建议给generate起一个名字试一试，genvar放在前面

jium007 · 发表于 2010-9-17 17:13:05

综合的代码还是只用简单的rtl级风格吧,你用这些语言你能知道综合出来的东西是啥啊...性能如何保证..

jium007 · 发表于 2010-9-17 17:14:10

这个主要用在TESTBENTCH中的

suntou · 发表于 2010-10-18 16:05:00

看看。

[讨论] verilog中generate的用法（genvar）

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